SOC FPGA论坛首页-ChipDebug-第116页

SOC FPGA论坛首页-ChipDebug-第116页

等级-LV1-ChipDebug

7年前发布38次阅读

如何找到Lattice FPGA器件的JTAG ID？

Lattice FPGA器件的JTAGID可以在* .xdf文件中找到，该文件位于位置（基于安装路径） -
C：\ LSCC \钻石\ 3.9_x64 \ DATA \ vmdata \数据库\ xpga
用户可以打开相应的设备文件夹，并在* .xdf文件中搜索关联设备包的JTAGID。
例如 -

Lattice-莱迪斯

评分

等级-LV4-ChipDebug

3年前更新38次阅读

PCIe扫盲——M-PCIe与MIPI M-PHY

PCIe M-PCIe即Mobile PCIe，主要应用对象是智能手机等嵌入式设备。PCI-SIG在PCIe Spec V3.1中引入基于MIPI M-PHY v2.0的M-PCIe。相比...

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

+1

PCIe扫盲——M-PCIe与MIPI M-PHY-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

7年前发布38次阅读

2014.3 Vivado串行I / O调试 – IBERT – 从2014.2升级到Rxrefclk为640时出错

描述当我使用rxrefclk选择640迁移我的2014.2 IBERT设计时，会显示错误。错误：[IP_Flow 19-3461]值'640.000'超出了IP'my_ip'参...

2014.3 Vivado串行I / O调试 - IBERT - 从2014.2升级到Rxrefclk为640时出错-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布38次阅读

机械样品可用于除回流焊之外的任何其他方面吗？

不，您不能使用机械样品进行加电测试。机械样品只能用于回流焊。使用的器件是实际生产测试被拒绝的器件。机械样品可具有任何数量的制造缺陷，包括但不限于短路和销的开口。

评分

等级-LV1-ChipDebug

7年前发布38次阅读

错误：（vlog-13067）./../../src/altera_ldpc_pkg.sv(1.0）：语法错误，意外的非可打印字符，十六进制值为“0x8b”。

由于针对英特尔®Stratix®10的英特尔®Quadus®PrimePro软件版本17.1中的LDPC英特尔®FPGAIP存在问题，因此在编译由配置了WiMedia 1.5标准的IP生成的仿真设计示例时，您可能会发现上述错误。 Modelsim中的编码器模式。

评分

等级-LV1-ChipDebug

11个月前更新38次阅读

如何在U-BOOT的boot.scr中加载bit文件

转载自网络，原文链接如下：
https://support.xilinx.com/s/article/000035292?language=zh_CN在2020.1版本之后，u-boot阶段...

如何在U-BOOT的boot.scr中加载bit文件-ChipDebug

如何在U-BOOT的boot.scr中加载bit文件-ChipDebug

如何在U-BOOT的boot.scr中加载bit文件-ChipDebug

+2

如何在U-BOOT的boot.scr中加载bit文件-ChipDebug

评分

等级-LV1-ChipDebug

7年前发布38次阅读

11.4 Spartan-6位置 – 顶部/底部时钟区域被Placer排除

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布38次阅读

为什么我会收到错误：“文本设计文件语法错误：文本设计文件包含’（’，但必须包含ASSERT，CONSTANT，DEFINE，DESIGN，FUNCTION，OPTIONS，PARAMETERS，SUBDESIGN或TITLE”？

该帖子内容已隐藏，请评论后查看

登录后继续评论

-1

等级-LV1-ChipDebug

7年前发布38次阅读

为什么“混合宽度RDW模式”列在英特尔Quartus Prime Fitter RAM摘要中为空？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

3个月前更新38次阅读

1.5G MIPI dsi TX移植注意事项及demo – update8

硬件平台
软件平台：
使用注意事项
MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了参...

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

+7

1.5G MIPI dsi TX移植注意事项及demo - update8-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

7年前发布38次阅读

Spartan-6配置 – 在配置Spartan-6器件时，VCCO_2（I / O bank 2的VCCO）可以使用1.8V吗？

问题描述在为Spartan-6器件配置期间，VCCO_2（I / O bank 2的VCCO）可以使用1.8V吗？解决/修复方法对于Spartan-6器件，VCCO_2可在配置期间（和之后）通过1.8V电源供电。但是， Spartan-6 FPGA数据手册中表2的注4 ：直流和开关特性状态：“4。在配置期间，如...

评分

等级-LV1-ChipDebug

3个月前更新38次阅读

已解决Anlogic TD 打开工程文件后部分代码乱码 Enc

Encoding UTF-8 & GBK格式都试过了是一样的乱码效果，如下图，麻烦大佬帮看下是不是哪里设置出问题了

Anlogic TD 打开工程文件后部分代码乱码 Enc-ChipDebug

等级-LV1-ChipDebug

作者0

应该不是系统字体问题，好像是字体的默认缩放问题我点击Edit->Advanced->Increase Font Size后，字体不再乱码了，然后再使用ctrl+滚轮缩放字体也不会乱码了感谢ICMaker提供的参考思路！

评分

等级-LV1-ChipDebug

7年前发布38次阅读

如何以及何时在Cyclone V SOC和Arria V SOC器件上启用FPGA2SDRAM桥接器？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布38次阅读

在使用托管IP项目时，如何在ViVADO 2013.2中生成仿真网表文件列表？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布38次阅读

为什么即使您在ALTLVDS_RX MegaWizard中启用了DPA功能，生成的文件中的enable_dpa_fifo参数也设置为“UNUSED”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

7年前发布37次阅读

如何让ispVM识别USB线？

确保已安装USB驱动程序。它与并行电缆驱动器不同，但可以同时安装。
某些机器不接受安装USB电缆时安装的驱动程序。在这种情况下，当您尝试自动检测电缆时，ispVM将声明没有连接电缆。
转到“控制面板” - >“系统” - >“硬件”选项卡 - >“设备管理...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

7年前发布37次阅读

为什么Pin Planner和Assignment Editor没有正确显示我所有与引脚相关的任务？

Pin Planner和Assignment Editor（选择Pin类别时）不显示使用通配符或时间组创建的与引脚相关的分配。在Quartus®II软件在编译过程中正确地使用这些任务。这些与引脚相关的分配的显示将在Quartus II软件的未来版本中得到增强。

评分

等级-LV2-ChipDebug

7年前发布37次阅读

7系列MIG DDR3 / DDR2的设计咨询 – 更新了CKE和ODT的引脚布局规则;必须验证现有的UCF

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布37次阅读

Zynq-7000 SoC – Linux – 当使用“iperf -d”时，Macb性能在两个方向上都不相等/可比

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布37次阅读

为什么aocl install和aocl uninstall在Intel FPGA SDK for OpenCL17.1中失败？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布37次阅读

是否有关于Arria 10 PCG中nIO_PULLUP引脚的错误描述？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布37次阅读

Vivado – 在PlanAhead和/或Vivado中使用什么版本的TCL？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布37次阅读

为什么我看到消息信息::推荐升级：pcie_ _hip_ _0即使Qsys系统升级了？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

7年前发布37次阅读

MIG Spartan-6 MCB – 校准输入端接

描述校准输入端接为DDR2和DDR3存储器接口提供片上精确校准终端，与其他可用终端选项相比，具有出色的信号完整性和更少的元件数量...

MIG Spartan-6 MCB - 校准输入端接-ChipDebug

MIG Spartan-6 MCB - 校准输入端接-ChipDebug

MIG Spartan-6 MCB - 校准输入端接-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新37次阅读

如何使用Git进行Vivado工程的管理

git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FP...

如何使用Git进行Vivado工程的管理-ChipDebug

如何使用Git进行Vivado工程的管理-ChipDebug

如何使用Git进行Vivado工程的管理-ChipDebug

+3

如何使用Git进行Vivado工程的管理-ChipDebug

评分

等级-LV2-ChipDebug

7年前发布37次阅读

基础2.1I示意图：符号向导将Bidir端口写入输出端口

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

7年前发布37次阅读

当我使用Linux版本的Diamond为MachXO（或其他Lattice FPGA）创建JEDEC文件时，为什么会出现错误32512？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3个月前更新37次阅读

提问fpga管脚约束文件怎样为信号选择合适的管脚和电平？

fpga小白，现在在做的一个项目需要自己设置模块然后将其放到fpga上面跑，现在在管脚配置上碰到了问题，不知道该怎么为信号选择合适的管脚和电平。网上查的资料都只教如何使用管脚配置文件，没有教怎么选择管脚和类型，问bing也只说去查数据手册和开发板、核心...

评分

等级-LV1-ChipDebug

7年前发布37次阅读

MIG 7系列和Virtex-6 DDR2 / DDR3 – 支持的CORE发生器选项

问题描述 MIG设计助手的这一部分重点介绍7系列和Virtex-6 DDR3 / DDR2设计的支持CORE发生器选项。注意：本答复记录是Xilinx MIG解决/修复方法中心（Xilinx答复34243）的一部分。解决/修复方法有关Virtex-6 DDR3 / DDR2设计支持的CORE Generator选项的完整...

评分

等级-LV1-ChipDebug

7年前发布37次阅读

6.1i PACE – 当我尝试为它们分配RANGE时，我的UCF中的区域组不会出现在PACE中

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

上一页 1…114 115116117 118…1056 下一页跳转