SOC FPGA论坛首页-ChipDebug-第115页

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等级-LV1-ChipDebug

6年前发布56次阅读

跪求crosslink cmos to dphy 可以run simulation 的source

如標題，在下自己試了許久都沒辦法成功，希望各位神大可以提供crosslink的cmos to dphy可以跑simulation的程式。感激不盡。

Lattice-莱迪斯

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4年前更新56次阅读

中国芯片大省排名，看到第二名时我惊呆了！

甘肃、宁夏、陕西⋯⋯
论及西部地区的产业经济发展，您或许不会首先想到高科技，尤其是芯片这样的产业，但事实正越来越超出大多...

中国芯片大省排名，看到第二名时我惊呆了！-ChipDebug

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FPGA新闻资讯

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等级-LV2-ChipDebug

4年前更新56次阅读

LVDS SerDes 设计

LVDS概述
LVDS (Low Voltage Differential Signaling）是一种小振幅差分信号技术，它使用非常低的幅度信号 (250mV~450mv）通过...

LVDS SerDes 设计-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

4年前更新56次阅读

在高速演变的汽车行业中体现FPGA价值

当前，全球汽车业正在步入以智能化、网联化、电动化、共享化为代表的“新四化”时代。IHS Markit的数据显示，到2023年，汽车电子...

在高速演变的汽车行业中体现FPGA价值-ChipDebug

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Lattice-莱迪斯

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等级-LV2-ChipDebug

3年前更新56次阅读

AMD发布Xilinx FPGA芯片涨价函，最高涨25%！

1、供应链称AMD已通知涨价11月22日业界消息传出，AMD向经销商发送了一封涨价函。来源：供应链从文件内容来看，AMD在通知中表示...

AMD发布Xilinx FPGA芯片涨价函，最高涨25%！-ChipDebug

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4年前更新56次阅读

如何提高FPGA的工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工...

FPGA常见问题

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等级-LV1-ChipDebug

3年前更新56次阅读

已解决删除io口更新代码后出错是什么原因？

博主，请教一下，如下代码的作用是什么？为什么删除后，编译会出错？always @(posedge sys_clk) begin
io[23:0] <= io[23:0] + 1'b1;
io[43:24] <= io[43:24] + 1'b1;
io[65:44] <= io[65:24] + 1'b1;

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等级-LV3-ChipDebug

3年前发布56次阅读

解救I2C总线BUSY死锁

摘要：本文深入浅出地介绍如何发现I2C总线死锁，分析了各种可能的失效模式，最终找到解决方案。对于硬件工程师如何分析解决...

解救I2C总线BUSY死锁-ChipDebug

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解救I2C总线BUSY死锁-ChipDebug

解救I2C总线BUSY死锁-ChipDebug

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2年前更新56次阅读

HDMI接口的PCB布局布线要求

再转载一篇关于HDMI PCB布线的文章高清多媒体接口（High Definition Multimedia Interface），简称：HDMI，是一种全数字化视频和...

HDMI接口的PCB布局布线要求-ChipDebug

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XL_易灵思FPGA

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2年前更新56次阅读

ERROR: overwriting previous definition of module ‘xxx’ (VERI-1206)

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易灵思(Elitestek)

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等级-LV3-ChipDebug

2年前更新56次阅读

PotatoPie 4.0 实验教程(37) —— FPGA实现摄像头图像二值化闭运算效果

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361什么是图像闭运算，有什么作用？图像闭运算是由膨...

PotatoPie 4.0 实验教程(37) —— FPGA实现摄像头图像二值化闭运算效果-ChipDebug

PotatoPie 4.0 实验教程(37) —— FPGA实现摄像头图像二值化闭运算效果-ChipDebug

PotatoPie 4.0 实验教程(37) —— FPGA实现摄像头图像二值化闭运算效果-ChipDebug

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等级-LV1-ChipDebug

2年前更新56次阅读

提问auraro 64B66B 如果把回环模式改为000 那么channel_up 就一直为低但是如果改为010 channel_up 就能为高了，为什么会这样？

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等级-LV1-ChipDebug

2年前发布56次阅读

提问vivado仿真

ERROR: [VRFC 10-2063] Module <uart_rx> not found while processing module instance <u_uart_rx> [E:/fpga program/uart/uart.srcs/sources_1/new/uart.v:144]请问这个问题该怎么解决

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等级-LV3-ChipDebug

1年前更新56次阅读

Allegro 中位号重新排序及回标到orcad CIS 中的方法

1.执行Logic-Auto Rename Refdes，Rename如图所示2.在上一步中，会产生一个 rename.log 的文件，用记事本打开，可以看到相应...

Allegro 中位号重新排序及回标到orcad CIS 中的方法-ChipDebug

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12个月前发布56次阅读

LiteX 定制 SoC 上使用 C 和 Rust 嵌入式 (RISC-V)

在使用了各种开发板、MCU 后，开始尝试自己在 FPGA 上定制一个 SoC，并用 C 和 Rust 给这个 SoC 开发固件、移植操作系统 (RT-Thr...

LiteX 定制 SoC 上使用 C 和 Rust 嵌入式 (RISC-V)-ChipDebug

LiteX 定制 SoC 上使用 C 和 Rust 嵌入式 (RISC-V)-ChipDebug

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等级-LV1-ChipDebug

10个月前更新56次阅读

提问安路 PH1 LVDS rx 应该如何使用与调试？

目前给的LVDS rx 为一个源码模块，但是我收到前端数据解码点屏画面会闪烁黑色，但是没有相关调试经验，请问大家是如何调试这部...

安路 PH1 LVDS rx 应该如何使用与调试？-ChipDebug

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等级-LV1-ChipDebug

10个月前发布56次阅读

EDA和fpga的区别

简单来说，EDA是“工具”，而FPGA是“材料”。用一个比喻来理解：EDA 就像是建筑师和工程师使用的一整套设计软件和工具（如AutoCAD, Photoshop, 结构仿真软件等）。FPGA 就像是一块可塑性极强的万能建材（比如乐高积木），你可以用它来搭建出房子、汽车、机...

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10个月前发布56次阅读

提问Potato PIE V4.3 摄像头无图像输出

HDMI 开发板在没有烧录第18个例程（显示摄像头图像）前，测得R31处的时钟为10Mhz，但是烧录了第18个例程后，R31处的时钟变成只有2.5 ~...

Potato PIE V4.3 摄像头无图像输出-ChipDebug

Potato PIE V4.3 摄像头无图像输出-ChipDebug

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4年前更新55次阅读

PCIe扫盲——DLLP（数据链路层包）详解

PCIe 首先说明一下，在本次连载的博文中，DLLP一般指的是由发送端的数据链路层发送，接收端的数据链路层接收的数据包，其和事务层（Tr...

PCIe扫盲——DLLP（数据链路层包）详解-ChipDebug

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4年前更新55次阅读

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！

什么是ARM DesignStart计划？2010年，ARM推出了ARM DesignStart计划，开放了1000+IP的物理版图，2015年开源Cortex-M0 IP评估版...

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！-ChipDebug

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！-ChipDebug

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！-ChipDebug

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等级-LV1-ChipDebug

4年前更新55次阅读

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?

在Xilinx FPGA中，从底层到整个设备可以划分为6个层次： BEL Site Tile FSR SLR Device
下面我们从下到上依次来看一下各个定义。...

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?-ChipDebug

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?-ChipDebug

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?-ChipDebug

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Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?-ChipDebug

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Xilinx FPGA的 Ethernet MAC IP调试的小坑

本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用M...

Xilinx FPGA的 Ethernet MAC IP调试的小坑-ChipDebug

Xilinx FPGA的 Ethernet MAC IP调试的小坑-ChipDebug

Xilinx FPGA的 Ethernet MAC IP调试的小坑-ChipDebug

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4年前更新55次阅读

Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。
尤其是在时序紧张的情况下，ila...

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最全的毫米波雷达论文免费分享

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4年前发布55次阅读

提问verilog inout类型变量多分支赋值问题

在日常设计中常常遇见数据总线连接多个设备，比如数据总线共连接三个设备，在满足条件1时候读写设备1的数据，在满足条件2的时候，读写设备2的数据，在满足条件3时候，读写设备3数据。但是在顶层，如何连接数据总线则成了一个问题。
为了简化例程，我写了两...

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3年前更新55次阅读

分享两本FPGA时序分析精典英文书籍资料

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3年前更新55次阅读

新环境、新起点，安路科技子公司成都维德青云乔迁揭牌仪式圆满举行

东风随春归，发我枝上花，春天是出发的季节，2023年2月27日，上海安路信息科技股份有限公司（下简称：安路科技）子公司成都维德...

新环境、新起点，安路科技子公司成都维德青云乔迁揭牌仪式圆满举行-ChipDebug

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有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗-ChipDebug

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祥哥爱学习

等级-LV1-ChipDebug

2年前更新55次阅读

提问请问，debugger抓取信号，我想抓一个信号的下降沿，抓到了波形就停止了，如何能让波形继续运行，因为这个信号有多次下降沿，我想把所有下降沿抓到

易灵思(Elitestek)

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等级-LV1-ChipDebug

2年前更新55次阅读

已解决我为什么没找到这个时钟的按键呢？

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