SOC FPGA论坛首页-ChipDebug-第142页

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等级-LV1-ChipDebug

7年前发布34次阅读

LogiCORE XAUI v4.0 – 发行说明

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等级-LV2-ChipDebug

7年前发布34次阅读

FPGA配置-我如何重新配置一个3K/4K设备从菊花链？

描述一般描述：如何从一个菊花链重新配置一个3K/4K设备？解决方案有时需要在FPGA的菊花链中重新配置一个设备。这是可能的，尽管它需要对设计进行一些修改。在配置之前，用户可配置的引脚也被用作DIN和DOUT，应该在设计中连接在一起，以便在配置之后也存在连接...

Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布34次阅读

4.2i核心生成器NC Verilog警告，CuffEd8B10BYV3Y0.V在块注释中嵌套注释

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等级-LV1-ChipDebug

7年前发布34次阅读

错误：stratixv_phy_clkbuf atom的输出端口OUTCLK“Hierarchy | {instance_name} _p0_memphy_top：memphy_top_inst | uphy_clkbuf_memphy”有一个或多个非法扇出。

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7年前发布34次阅读

为什么Active-HDL Aldec许可证服务器在启动时不会自动启动？

有几种方法可以解决这个问题。请按照以下说明的分步说明进行操作：
在许可证管理器LMTOOLS GUI中，转到[Config Services]选项卡，选择Aldec许可证服务，然后选中“启动时启动服务器”复选框（左下角）。然后单击“保存服务”。如果这不能解决问题，请尝试以下...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布34次阅读

发送和接收SERDES可能出现的延迟变化有哪些？

使用LatticeSC / M PCS / SERDES时，发送和接收路径的延迟总会略有不同。每次加电时，此延迟可能不同。这就是原因。
接收路径
接收信号需要通过CDR，当尝试锁定信号时，CDR将具有+/- 1UI的延迟变化。如果使用字对齐器，那么当字对齐器试图锁定到正确的并行字...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布34次阅读

12.1应用笔记XAPP 1123 – lte_duc_cfr系统生成器模型产生错误。我该如何解决这个问题？

描述对于应用笔记XAPP1123，我看到了错误摘要：错误0001：端口上的输入类型非法：a 阻止：'downlink_design / LTE DFE下行链路/ DUC可配置子系统/ DUC_4x5 / gain_ctrl / DSP48宏/ DSP48' -------------------------------------------------- -------------...

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等级-LV1-ChipDebug

7年前发布34次阅读

错误（175001）：Fitter无法放置1个HSSI_PMA_TX_CGB，这是在Arria 10 Transceiver Native PHY中

使用阿里亚®10器件，本地PHY在PIPE模式IP时，您可能会看到这个错误。这是错误是由于绑定主设置和物理收发器通道放置之间的不匹配。解决/修复方法要解决此问题，请修改Native PHY IP中的绑定主设置以匹配收发器通道布局。绑定主机应位于物理通道CH1或CH4中。...

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等级-LV1-ChipDebug

7年前发布34次阅读

EPC4，EPC8和EPC16在极低温度下保留多长时间？

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等级-LV2-ChipDebug

7年前发布34次阅读

5.1i影响-“错误：影响：602无效文件类型”。当试图加载.CDF文件时，请指定一个.sff或.sasl文件。

描述一般描述：当试图用SelectMAP或从串行模式加载一个.CDF文件时，报告如下错误：“错误：影响：602 -无效的文件类型。请指定.sf或.STAPL文件。解决方案这个错误消息可以被安全地忽略，并且操作仍然可以在5.1i影响下执行。这个问题固定在最新的5.1i服务包中...

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等级-LV4-ChipDebug

3年前更新34次阅读

PCIe扫盲——一个典型的PCI总线周期

PCI总线是一种地址和数据复用的总线，即地址和数据占用同一组信号线AD。PCI总线的所有信号都与时钟信号同步，及所有的信号的变化...

PCIe扫盲——一个典型的PCI总线周期-ChipDebug

FPGA CPLD资料源码分享

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7年前发布34次阅读

PLB Ethernet 10/100 v1.00.a – EDK 6.1 SP2中PLB以太网内核的发行说明

问题描述一般问题描述：本答复记录描述了对EDK 6.1 Service Pack 2中的PLB以太网核心所做的改进。解决/修复方法在EDK 6.1 SP2中，PLB 10/100以太网MAC内核的时序改进使其能够满足PLB的100 MHz时序要求。此外，为PLB 10/100 EMAC（软件版本v1.00.d）添加了0...

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等级-LV1-ChipDebug

2年前更新34次阅读

Verilog_实现任意占空比、任意分频的方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。比如：我们FPGA系统时钟是50M Hz，而我们要产生的频...

FPGA常见问题

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等级-LV2-ChipDebug

7年前发布34次阅读

Vivado 2012.x – 在打开FSM提取时，Vivado Synthesis如何处理状态机寄存器上的KEEP或DONT_TOUCH？

描述当FSM提取打开时，Vivado Synthesis如何处理状态机寄存器上的KEEP或DONT_TOUCH？解当FSM提取打开并且状态机寄存器上有KEEP或DONT_TOUCH属性时，Vivado Synthesis会忽略KEEP或DONT_TOUCH属性。要解决此问题，请关闭FSM提取以允许使用KEEP或DONT_TOUCH。 ...

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等级-LV1-ChipDebug

7年前发布34次阅读

配置 – CCLK的默认频率是多少？

问题描述当FPGA设置为主模式时，CCLK的默认频率是多少？解决/修复方法在根据BitGen选项“配置速率”切换到更快的频率之前，CCLK从大约2 MHz开始。

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等级-LV2-ChipDebug

3年前更新34次阅读

异步FIFO（一）

在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...

异步FIFO（一）-ChipDebug

异步FIFO（一）-ChipDebug

异步FIFO（一）-ChipDebug

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异步FIFO（一）-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

7年前发布34次阅读

ispVM Embedded是否支持XP2的TAG内存操作？

TAG内存只不过是可用于用户功能的闪存单元。格子技术说明
LatticeXP2从设备SPI端口用户指南 - TN1213
提供有关如何访问TAG内存的更多信息。
ispVM系统允许通过JTAG读取，擦除和编程LatticeXP2 TAG存储器，与其他配置单元分开，而不会影响这些单元。。这可以在...

Lattice-莱迪斯

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布34次阅读

There maybe problem with your IP Manager installation. Please reinstall Efinity

IP ERROR 14: failed to connect to all addresses; last error: UNAVAILABLE: ipv4:127.0.0.1:58562: WSA Error ... IP Manager...

There maybe problem with your IP Manager installation. Please reinstall Efinity-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

7年前发布34次阅读

为什么Avalon交换机结构无法完成传输？

在Quartus®II6.0 SP1中，如果Avalon突发主端口不连续写入数据，则Avalon交换结构内的突发计数寄存器将被错误地启用。当Avalon突发主端口完成传输时，这将导致Avalon交换结构内的突发状态不正确。不正确的状态可能会无限期地将其他Avalon主端口锁定在仲裁之外...

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等级-LV1-ChipDebug

7个月前发布34次阅读

提问modelsim添加的文件无法编译

求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...

modelsim添加的文件无法编译-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

7年前发布34次阅读

如何在Stratix™器件数字信号处理（DSP）模块中实现仅乘法模式的输入移位寄存器功能？

当乘-only模式实现输入移位寄存器功能，您可以使用LPM_MULT的MegaWizard®插件。但是，如果要使用其他功能（例如输入移位寄存器或DSP模块的动态符号控制功能），则需要使用ALTMULT_ADD宏功能，并将乘数的数量指定为“1”。为了绕过加法器阶段。

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7年前发布34次阅读

在Arria V GX ES器件中执行CMU PLL动态重配置到4Gbps以上的数据速率时，是否还有其他要求？

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等级-LV1-ChipDebug

7年前发布34次阅读

在编程MAX 10 FPGA时，我可以保留用户闪存的内容吗？

是的，英特尔®MAX®10FPGA中用户闪存（UFM）的内容可以保留在某些用例中。当您在编程Intel MAX 10 FPGA时在英特尔®Quartus®PrimeStandard软件中看到以下消息时，Quartus Programmer会删除CFM以及UFM内容。警告（16139）：执行全芯片擦除并在器件索引1处...

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等级-LV2-ChipDebug

7年前发布34次阅读

SPARTAN-6 BUFIO2的设计咨询，鸿沟＝2期

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7年前发布34次阅读

运行PAC-Designer时，错误消息“应用程序无法启动，因为应用程序配置不正确”。重新安装应用程序可能会解决这个问题“是什么意思？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布34次阅读

12.1安装 – 32位电缆驱动程序在64位操作系统上不起作用

问题描述我只在我的64位计算机上安装32位版本的ISE 11.1软件。电缆驱动器能工作吗？解决/修复方法

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等级-LV1-ChipDebug

10个月前发布34次阅读

已解决小白求助-FPGA开发板上FMC的任意一个接口都可以传输500MHz数据吗？

调试小白-请求大佬解答我使用的评估板是KCU105，阅读手册中关于FMC的描述只是笼统的说明FMC可以实现高达Gb/s速度的数据传输请问是FMC HPC/LPC中的任何一个接口都可以实现这种高速传输吗？（除了电源、地接口）

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等级-LV2-ChipDebug

6年前发布34次阅读

Crosslink在主SPI中使用哪种串行SPI模式来配置SPI Flash？我指的是SPI规范的CPOL和CPHA约定。

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等级-LV1-ChipDebug

7年前发布34次阅读

12.1时钟向导 – 如何将抖动从ps转换为单位间隔（UI）

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等级-LV1-ChipDebug

7年前发布34次阅读

在Qsys中，为什么用户指南中没有描述三速以太网IP内核时钟名称？

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