SOC FPGA论坛首页-ChipDebug-第141页

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7年前发布34次阅读

SecureIP – 什么是SecureIP以及如何使用它？

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7年前发布34次阅读

RTL示意图RTL示意图不显示按常数设置的输入

描述当模块具有恒定数量的输入端口（例如IN1（8’H3C））时，RTL示意图不能正确显示端口的所有引脚。一些设计将显示作为连接GND/VCC的输入，但是一些设计没有显示连接。解决方案在这些情况下，应使用技术视图示意图代替RTL视图示意图。或者，用户可以在PrimLo...

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7年前发布34次阅读

从Transceiver Toolkit for Stratix V GX器件的Receiver Link选项卡启动Auto Sweep和/或EyeQ功能时是否有任何问题？

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1年前发布34次阅读

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗-ChipDebug

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7年前发布34次阅读

当我使用仿真输入引脚作为启用了内部TSD的GPIO引脚时，为什么会出现错误？

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7年前发布34次阅读

用于PCI Express的AXI桥 – 如何连接axi_aclk和axi_ctl_aclk端口

描述 System Assembly View的ports选项卡显示axi_aclk和axi_ctl_aclk作为三个AXI互连端口的输入。什么时钟应该驱动这些输入时钟？解 axi_aclk和axi_ctl_aclkports应分别连接到axi_aclk_out和axi_ctl_aclk_out时钟。这将阻止核心内的任何时钟域的传输。发布...

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7年前发布34次阅读

MIG Virtex-6-DDR3 – 仿真不支持突发长度OTF（动态）

问题描述对于VHDL和Verilog，MIG仿真不支持突发长度OTF（动态）。解决/修复方法这只是示例设计中可用的MIG生成流程生成器的问题，因为用户设计与突发长度OTF一起使用。如果使用突发长度OTF运行仿真，则会发生以下故障行为：对于VHDL仿真，默认情况下将使用...

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7年前发布34次阅读

哪些器件系列与Nios嵌入式处理器解决方案兼容？

创建您的Nios系统与嵌入式处理器的版本1.1或更高的Nios时，您可以针对任何Altera®的器件系列。在为Nios嵌入式处理器选择器件系列时，请考虑设计要求，包括片上存储器资源和整体逻辑单元（LE）计数。有关估算Nios嵌入式处理器资源的信息，请参阅AN 178：估算A...

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7年前发布34次阅读

ISE MAP – “错误：包装：2239由于LUTNM或HLUTNM约束的不正确复制”

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HW-USBN-2B电缆在ISPVM系统中工作吗？

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Lattice-莱迪斯

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7年前发布34次阅读

为什么我的DCFIFO在硬件中无法正常工作？

由于Quartus®II11.1中的问题，可能无法正确分析DCFIFO宏功能内部存储器模块的时序路径。即使设计报告没有时序违规，此问题也可能导致设计硬件故障。此问题会影响包含针对以下器件系列的DCFIFO宏功能的设计： Stratix®系列从Stratix II器件开始 Arria®系列...

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ISE 14.1 – Spartan-6行为仿真 – ODDR2输出未按预期对齐。

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EDIF2.0.0-命名约定和转义Verilog名称到EDIF的转换

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7年前发布34次阅读

5.1i安装-当我运行Xilinx工具时，如何确定我的内存使用情况？

描述关键字：安装、内存、5.1i、用法如何运行我的内存使用，当我运行XILIX工具，如PAR？解决方案对于PC或Solaris平台，您可以通过设置环境变量“XILMMENUSES＝1”来监视内存使用情况。在程序完成后，将在命令窗口中报告内存使用情况。然而，对于Linux /Wine平...

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7年前发布34次阅读

硬件调试器：在UNIX工作站上设置打印机

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Xilinx仿真解决方案中心-文档

描述使用VIVADO仿真器时，请参考以下文档。注：本文是Xilinx ViVADO仿真器解决方案中心的一部分（赛灵思解答58795）. Xilinx ViVADO仿真器解决方案中心可用于解决与VIVADO仿真器有关的所有问题。无论你是用VIVADO仿真器启动新的设计还是解决问题，使用Xilinx...

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Orcad Library上没有LC4384V-75T176设备

我很遗憾地通知您，我们在此设备包上没有OLB文件。这是莱迪思的传统设备，我们目前没有为此设备创建新文件的计划。

Lattice-莱迪斯

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LogiCORE IP Aurora 8B10B v8.3，ISE 14.3 – 使用ISE生成的布局和布线网表的时序仿真中的CRC故障

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7年前发布34次阅读

JTAG -在TAP引脚（XC4000、XC400 0E、XC5200、XC400 0EX）中有拉/拉下拉吗？

描述如果TAP引脚（TDI、TMS、TCK和TDO）不用作TAP的输入/输出，它们可以用作I/O。TDI、TMS和TCK引脚可以用作输入、输出、3-陈述输出和双向引脚。TDO只能用作输出，也可以用作三态输出。抽头销上有拉起/拉下吗？解决方案在非边界扫描操作中，TDI、TMS和TCK引脚...

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LogiCORE XAUI v4.0 – 发行说明

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FPGA配置-我如何重新配置一个3K/4K设备从菊花链？

描述一般描述：如何从一个菊花链重新配置一个3K/4K设备？解决方案有时需要在FPGA的菊花链中重新配置一个设备。这是可能的，尽管它需要对设计进行一些修改。在配置之前，用户可配置的引脚也被用作DIN和DOUT，应该在设计中连接在一起，以便在配置之后也存在连接...

Lattice-莱迪斯

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7年前发布34次阅读

Virtex-6 / -5 / -4 – 查找IDELAYCTRL位置

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MIG Spartan-6 MCB – 流程生成器详细信息和使用方法

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如何为PlanAhead运行Tcl脚本？

描述如何为PlanAhead运行Tcl脚本？解在PlanAhead GUI中：工具 - >运行TclScript ... 在Tcl控制台中获取Tcl脚本。例如： source my_script.tcl 从命令行：使用-mode tcl和-source选项。例如： planahead -mode tcl -source my_script.tcl

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为什么Active-HDL Aldec许可证服务器在启动时不会自动启动？

有几种方法可以解决这个问题。请按照以下说明的分步说明进行操作：
在许可证管理器LMTOOLS GUI中，转到[Config Services]选项卡，选择Aldec许可证服务，然后选中“启动时启动服务器”复选框（左下角）。然后单击“保存服务”。如果这不能解决问题，请尝试以下...

Lattice-莱迪斯

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发送和接收SERDES可能出现的延迟变化有哪些？

使用LatticeSC / M PCS / SERDES时，发送和接收路径的延迟总会略有不同。每次加电时，此延迟可能不同。这就是原因。
接收路径
接收信号需要通过CDR，当尝试锁定信号时，CDR将具有+/- 1UI的延迟变化。如果使用字对齐器，那么当字对齐器试图锁定到正确的并行字...

Lattice-莱迪斯

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7年前发布34次阅读

4.2i核心生成器NC Verilog警告，CuffEd8B10BYV3Y0.V在块注释中嵌套注释

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错误：stratixv_phy_clkbuf atom的输出端口OUTCLK“Hierarchy | {instance_name} _p0_memphy_top：memphy_top_inst | uphy_clkbuf_memphy”有一个或多个非法扇出。

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7年前发布34次阅读

错误（175001）：Fitter无法放置1个HSSI_PMA_TX_CGB，这是在Arria 10 Transceiver Native PHY中

使用阿里亚®10器件，本地PHY在PIPE模式IP时，您可能会看到这个错误。这是错误是由于绑定主设置和物理收发器通道放置之间的不匹配。解决/修复方法要解决此问题，请修改Native PHY IP中的绑定主设置以匹配收发器通道布局。绑定主机应位于物理通道CH1或CH4中。...

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EPC4，EPC8和EPC16在极低温度下保留多长时间？

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