SOC FPGA论坛首页-ChipDebug-第141页

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7年前发布34次阅读

5.1i速度文件-是SpartanIIE的最小时间可用吗？

描述关键词：分钟、定时、SpartanIIE紧迫性：标准一般描述：SpartanIIE最小定时的速度文件是否已经更新？解决方案在5.1i Service PACK 1中发布了一个包含0预览的新速度文件。这个问题固定在最新的5.1i服务包中，可在：HTTP://Spop.xILIX.COM/Sputp/TekSuff/SW...

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7年前发布34次阅读

为什么在使用Modular SG-DMA和VIC *时无法生成BSP？

模块化Scatter-Gather DMA（SG-DMA）的当前器件驱动程序不支持增强型中断API。为了让Ecllipse的Nios®II软件构建工具（SBT4E）为您的项目生成BSP，您需要修改驱动程序和一些相关文件。 1.在dispatcher_sw.tcl中添加以下行，以便SBT4E可以识别器件驱动程序同...

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7年前发布34次阅读

为什么在闪存命令执行期间发生复位后Cyclone V SoC无法从N25Q512 QSPI启动？

当在QSPI擦除或写入命令执行期间复位Altera开发套件上的Cyclone®VSoC时，由于在u-boot初始化期间从存储器接收到意外状态，N25Q512 QSPI闪存的后续引导可能会失败。 N25Q512 QSPI器件保持在意外状态，直到电路板重新上电或通过SW命令复位QSPI。 N25Q512 QSPI...

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7年前发布34次阅读

为什么ActiveHDL在重启后无法找到PCS * .txt文件？初始模拟后，ECP2M模拟不起作用。

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Lattice-莱迪斯

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7年前发布34次阅读

AXI互连V1.06A -不能实现GUI的窄突发支持

描述症状：在XPS中，AxixInCuttoTyV1.06.（和较早）配置GUI、Madio信息选项卡在支持窄的突发列中包含复选框，允许用户更新，但对设计没有影响。用户可以勾选框，单击“确定”，但当它们返回时，该框将再次被清除。在MHS中，参数也没有设置。原因：主信息和从...

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7年前发布34次阅读

2015.4 Vivado HLS – ***。h：193：7：错误：在数字常量之前预期不合格的id

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3年前发布34次阅读

【论文推荐】基于FPGA的人体行为识别系统的设计

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FPGA CPLD资料源码分享

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7年前发布34次阅读

我可以在Windows的设备管理器中看到USB串行总线，但是当我在ispVM系统中扫描设备时，错误显示“无法加载LSC WiNT / 2000 / XP并行端口驱动程序”？

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Lattice-莱迪斯

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7年前发布34次阅读

MIG 7系列 – MIG 7系列自定义GUI无法为以下器件打开

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7年前发布34次阅读

LogiCORE直接数字综合（DDS）v4.2 – DDS多通道核心上“A”端口的存储器映射信息是什么？

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7年前发布34次阅读

基础：独立于时钟使能的XC4000 CD4CLE宏计数

描述X40U库宏CD4CLE（版本5.2.1）基础Schematic捕获程序的实现不正确。此宏正确实现除了XC4000家庭以外的其他家庭。这个问题可能会导致它在CE引脚是无效的。解决方案如果你想要这个功能，你可以复制CD4CLE宏来自X400 0EU库：1。在基础项目管理器中，选择应用...

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7年前发布34次阅读

SecureIP – 什么是SecureIP以及如何使用它？

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7年前发布34次阅读

从Transceiver Toolkit for Stratix V GX器件的Receiver Link选项卡启动Auto Sweep和/或EyeQ功能时是否有任何问题？

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1年前发布34次阅读

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗

有关系统时钟和PWM工作频率在30Hz怎么设置以及有什么区别吗-ChipDebug

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7年前发布34次阅读

当我使用仿真输入引脚作为启用了内部TSD的GPIO引脚时，为什么会出现错误？

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7年前发布34次阅读

用于PCI Express的AXI桥 – 如何连接axi_aclk和axi_ctl_aclk端口

描述 System Assembly View的ports选项卡显示axi_aclk和axi_ctl_aclk作为三个AXI互连端口的输入。什么时钟应该驱动这些输入时钟？解 axi_aclk和axi_ctl_aclkports应分别连接到axi_aclk_out和axi_ctl_aclk_out时钟。这将阻止核心内的任何时钟域的传输。发布...

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7年前发布34次阅读

RTL示意图RTL示意图不显示按常数设置的输入

描述当模块具有恒定数量的输入端口（例如IN1（8’H3C））时，RTL示意图不能正确显示端口的所有引脚。一些设计将显示作为连接GND/VCC的输入，但是一些设计没有显示连接。解决方案在这些情况下，应使用技术视图示意图代替RTL视图示意图。或者，用户可以在PrimLo...

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7年前发布34次阅读

MIG Virtex-6-DDR3 – 仿真不支持突发长度OTF（动态）

问题描述对于VHDL和Verilog，MIG仿真不支持突发长度OTF（动态）。解决/修复方法这只是示例设计中可用的MIG生成流程生成器的问题，因为用户设计与突发长度OTF一起使用。如果使用突发长度OTF运行仿真，则会发生以下故障行为：对于VHDL仿真，默认情况下将使用...

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7年前发布34次阅读

ISE MAP – “错误：包装：2239由于LUTNM或HLUTNM约束的不正确复制”

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7年前发布34次阅读

HW-USBN-2B电缆在ISPVM系统中工作吗？

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Lattice-莱迪斯

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7年前发布34次阅读

为什么我的DCFIFO在硬件中无法正常工作？

由于Quartus®II11.1中的问题，可能无法正确分析DCFIFO宏功能内部存储器模块的时序路径。即使设计报告没有时序违规，此问题也可能导致设计硬件故障。此问题会影响包含针对以下器件系列的DCFIFO宏功能的设计： Stratix®系列从Stratix II器件开始 Arria®系列...

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7年前发布34次阅读

ISE 14.1 – Spartan-6行为仿真 – ODDR2输出未按预期对齐。

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7年前发布34次阅读

EDIF2.0.0-命名约定和转义Verilog名称到EDIF的转换

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5.1i安装-当我运行Xilinx工具时，如何确定我的内存使用情况？

描述关键字：安装、内存、5.1i、用法如何运行我的内存使用，当我运行XILIX工具，如PAR？解决方案对于PC或Solaris平台，您可以通过设置环境变量“XILMMENUSES＝1”来监视内存使用情况。在程序完成后，将在命令窗口中报告内存使用情况。然而，对于Linux /Wine平...

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7年前发布34次阅读

硬件调试器：在UNIX工作站上设置打印机

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7年前发布34次阅读

Xilinx仿真解决方案中心-文档

描述使用VIVADO仿真器时，请参考以下文档。注：本文是Xilinx ViVADO仿真器解决方案中心的一部分（赛灵思解答58795）. Xilinx ViVADO仿真器解决方案中心可用于解决与VIVADO仿真器有关的所有问题。无论你是用VIVADO仿真器启动新的设计还是解决问题，使用Xilinx...

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7年前发布34次阅读

哪些器件系列与Nios嵌入式处理器解决方案兼容？

创建您的Nios系统与嵌入式处理器的版本1.1或更高的Nios时，您可以针对任何Altera®的器件系列。在为Nios嵌入式处理器选择器件系列时，请考虑设计要求，包括片上存储器资源和整体逻辑单元（LE）计数。有关估算Nios嵌入式处理器资源的信息，请参阅AN 178：估算A...

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7年前发布34次阅读

Orcad Library上没有LC4384V-75T176设备

我很遗憾地通知您，我们在此设备包上没有OLB文件。这是莱迪思的传统设备，我们目前没有为此设备创建新文件的计划。

Lattice-莱迪斯

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LogiCORE IP Aurora 8B10B v8.3，ISE 14.3 – 使用ISE生成的布局和布线网表的时序仿真中的CRC故障

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等级-LV2-ChipDebug

7年前发布34次阅读

JTAG -在TAP引脚（XC4000、XC400 0E、XC5200、XC400 0EX）中有拉/拉下拉吗？

描述如果TAP引脚（TDI、TMS、TCK和TDO）不用作TAP的输入/输出，它们可以用作I/O。TDI、TMS和TCK引脚可以用作输入、输出、3-陈述输出和双向引脚。TDO只能用作输出，也可以用作三态输出。抽头销上有拉起/拉下吗？解决方案在非边界扫描操作中，TDI、TMS和TCK引脚...

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