SOC FPGA论坛首页-ChipDebug-第154页

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7年前发布16次阅读

M1.5／M1.4/M1.3映射：M1中不支持自动插入GSR/GR。

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7年前发布5次阅读

M1.3映射：OPTX错误-错误：X4KDR：7（Foundation F1.3特定）

描述关键词：OPTX，MAP，X4KDR：7，NETCHECK紧迫性：标准一般描述：MAP可能由于以下OPTX错误（或一个类似）而失败：错误：X4KDR：7 - Netcheck：一个以上的有源源引脚被发现的信号LT；请检查以确保所有信号只有一个驱动程序…解决方案如果使用基础F1.3并在示...

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FPGAExpress2，基础Express1.4：补丁版本2.0.3可用

描述关键词：FPGAExpress，基础Express，补丁，启动，BUFG，PCI核心紧迫性：标准一般描述：SyopSype发布了一个补丁来更新FPGAExpress的联盟版本。赛灵思基础表示。这个补丁，版本2.0.3，修复了大约30在修补程序中包含的Relase.HTM文件中记录的问题。此补丁将...

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7年前发布22次阅读

OrCAD Express：ROM输出在功能仿真中仍然很低

描述关键词：Orcad，仿真，功能，ROM紧迫性：标准一般描述：当尝试执行A的功能仿真时包含ROM的Xilinx设计，ROM输出保持低，不管访问的地址。解决方案在仿真V6.0中，在工具菜单上转换XNF到VHDL命令忽略所有部分属性，如ROM初始化。赛灵思罗姆群岛由OpTysS1属性...

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M1.5 I/2.1i：时序分析器不能用来分析通过XC9500 FDCP的ASYCH PRE/CLR的路径

描述描述：通过异步预置或清除的路径XC9500族中的FDCP不能用时序分析分析器。到预置或清除*的路径是可测量的，但不是。通过触发器从Pr/CLR到输出的路径。解决方案路径延迟可以使用XC9500定时手动计算。模型：TiN+TPTSr+T AOI+Tout这将是从一个垫，通过一个缓...

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F1.5项目管理器：无法创建目录。长路径名称问题。

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M15I/2.1I:如何利用VIETEX二次全局时钟路由

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7年前发布3次阅读

4.2i基础仿真器- DES（仿真）和TVE（波形）文件之间的区别是什么？

描述关键词：TVE，DES，仿真器，仿真，波形，差分紧迫性：标准一般描述：DES（仿真）和TVE（波形）文件之间的区别是什么？解决方案一保存和加载信号和刺激器（TVE）如果使用二进制（或TVE）格式保存或加载波形，则所有的刺激都被保存/加载波形。当前定义的公...

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7年前发布2次阅读

XPLA1 -输出速率转换控制。

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7年前发布1次阅读

ViTEX/ViTEX II配置-完成引脚被保持在低外部。如何确定已完成的PIN是否已被释放？

描述我如何确定所做的PIN是保持低外部或如果FPGA还没有释放信号？解决方案默认情况下，完成引脚是一个开路漏极驱动器，必须被拉起来实现逻辑高。这允许在串行菊花链中配置多个FPGA。当器件在串行菊花链中配置时，上游器件在将配置数据传递到下游器件之前被完...

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过时的3.1i JTAGProgrammer-基于HP GUI的JTAGProgrammer软件不支持XChecker电缆

描述关键词：JTAGProgrammer，惠普，XChecker紧迫性：标准一般描述：3.1i JTAGProgrammer-基于HP GUI的JTAGProgrammer软件不支持XChecker电缆。还有其他选择吗？解决方案基于GUI的JTAGProgrammer可执行文件（JTAGPGMR）不支持XChecker电缆。在HP平台上配置器...

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3.1i基础ISE：项目导航器-加载宏命令正在寻找“HDLtudio宏文件”

描述关键字：宏、ISE、项目导航器紧迫性：标准一般描述宏= & gt；加载宏命令发布一个对话框“HDLtudio宏文件”的“类型文件”。解决方案HDLtudio是一种通用宏格式。

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3.1i基础IS/WebPACK -“创建Program文件”步骤未能产生掩码（.MSK）文件。

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3.1i核心生成器-核心生成器将不会在奔腾4机器上启动，导致“错误：JRE在KRNL 386。exe中造成错误。”

描述关键词：核心生成器，奔腾4，P- IV，ME，CCOREN，Windows 2000，JRE，Java，Run，时间，错误，紧迫：热一般描述：当试图在Pentium 4机器上运行核心生成器时，我遇到以下Java运行时错误（或类似的错误）：“JRE在KRNL 386 .exe中引起了一个错误”这个问题...

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项目导航器-创建一个示意符号导致“错误：这个设计不包含一个名为main的实体…”

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4.1i ECS-在ModelSim中不能加载CLKDLLHF组件

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4.1i CPLD XPLA3HPROF6-“意外错误（WRBMXPL3.C）”在JEDEC生成期间被检测到

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4.1i ViTEX-II MAP-未使用的乘法器未修整，发生包错误

描述关键词：乘法器，修整，修整，未使用紧迫性：标准一般描述：我的设计包含一个乘法器，其输出驱动逻辑最终未被使用。在版本3.1i中，所有的逻辑，包括乘法器，都被裁剪了。在4.1i中，乘法器没有被裁剪，MAP失败，存在以下错误：错误：包符号“MultHuffter /...

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ViTEX II配置——我如何通过SelectMAP读取ID寄存器？

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M1.5／M1.4/M1.3映射：M1中不支持自动插入GSR/GR。

M1.3映射：OPTX错误-错误：X4KDR：7（Foundation F1.3特定）

FPGAExpress2，基础Express1.4：补丁版本2.0.3可用

OrCAD Express：ROM输出在功能仿真中仍然很低

M1.5 I/2.1i：时序分析器不能用来分析通过XC9500 FDCP的ASYCH PRE/CLR的路径

F1.5项目管理器：无法创建目录。长路径名称问题。

M15I/2.1I:如何利用VIETEX二次全局时钟路由

4.2i基础仿真器- DES（仿真）和TVE（波形）文件之间的区别是什么？

XPLA1 -输出速率转换控制。

ViTEX/ViTEX II配置-完成引脚被保持在低外部。如何确定已完成的PIN是否已被释放？

过时的3.1i JTAGProgrammer-基于HP GUI的JTAGProgrammer软件不支持XChecker电缆

3.1i基础ISE：项目导航器-加载宏命令正在寻找“HDLtudio宏文件”

3.1i基础IS/WebPACK -“创建Program文件”步骤未能产生掩码（.MSK）文件。

3.1i核心生成器-核心生成器将不会在奔腾4机器上启动，导致“错误：JRE在KRNL 386。exe中造成错误。”

项目导航器-创建一个示意符号导致“错误：这个设计不包含一个名为main的实体…”

4.1i ECS-在ModelSim中不能加载CLKDLLHF组件

4.1i CPLD XPLA3HPROF6-“意外错误（WRBMXPL3.C）”在JEDEC生成期间被检测到

4.1i ViTEX-II MAP-未使用的乘法器未修整，发生包错误

ViTEX II配置——我如何通过SelectMAP读取ID寄存器？

XST -“警告：XST：615

2.2微闪存，XMD -“错误：XMD EXE已产生错误，并将关闭Windows”后出现在硬件模式后，ISE 4.2I SP 3安装

5.2IXST-XST错误地比较符号常量并生成不正确的逻辑。

5.1ISP2影响- GUI不启动并报告“在写保护目录中启动的影响-请重新启动影响”（Solaris）

5.2i CPLDFIT -“保持未使用的I/O”开关不保存未使用的I/O引脚

ViVADO-是否有一个TCL命令来确定进程是否有任何重要警告？

LogICOR.H.264/H.265视频编解码器单元（VCU）V1.0-为什么BHORID失败去断言，BRESP在对VCU进行背对背写入时失败，这可能导致VCU挂起？

串行RapidIO Gen2：IP核没有超时

SDK – 如何使用系统调试器查看全局变量

Zynq-PS QSPI驱动程序从线性模式切换到I / O模式问题

13.4 PlanAhead – 将现有IP添加到项目中，始终将IP内核复制到当前工作目录中