SOC FPGA论坛首页-ChipDebug-第211页

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7年前发布21次阅读

为什么低延迟40G IP核在Arria 10上以KR4模式运行时会失败时序收敛？

由于英特尔®Arria®10器件在KR4模式下运行的低延迟40G MAC IP内核存在问题，由于时钟错误地提升为“区域”而非“外围”网络，可能会出现时序收敛设置失败。解决/修复方法要解决此问题，请将以下分配添加到项目Quartus®设置文件（ .qsf ）中。这些额外的分...

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7年前发布21次阅读

Xilinx串行收发器 – LVDS标准可用于参考时钟吗？

描述该答复记录讨论了支持收发器参考时钟的标准。解 LVPECL和LVDS是用于工业中参考时钟的常用标准。 Virtex-6 FPGA GTX收发器用户指南（UG366）（参见电路板设计指南部分）声明收发器参考时钟支持LVPECL和LVDS标准，但Virtex-6 FPGA GTH收发器用户指南（UG3...

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7年前发布21次阅读

我可以直接连接（DC耦合）TMDS或LVPECL器件与Altera收发器吗？

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7年前发布21次阅读

设备的每个象限是否具有相等的逻辑资源？

答案是否定的。时钟树是由象限放置的，但是LUT是根据可用空间放置的。在ECP2M设备中，SerDes单独可以占用象限的1/4。因此，象限中物理上存在的逻辑资源少于其他三个象限。在其他设备中，SerDes可以占用两个相邻象限的1/4。您可以通过查看ISPPLEVER中的设备物...

Lattice-莱迪斯

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7年前发布21次阅读

6.1 EDK – 如果使用ProjNav作为顶层设计实现，则EVAL OPB2PCI和PCI内核不起作用

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7年前发布21次阅读

A1.5／F1.5映射-映射连接内部CLB损坏逻辑的连接

描述一个案例被发现，其中映射错误地配置CLB，其中LUT驱动两者的D输入。失败。其中一个触发器连接被丢弃，触发器未被驱动。解决方案一解决问题的办法是把不同的CLBs扔到一边：InStIfFr.gggExoTouReg & lt；8 & gt；“BLKNM＝“Fo”；InStIfFr.FgkOutO...

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7年前发布21次阅读

Vivado部分重新配置 – 可以使用另一个分层流属性设置可重新配置的单元吗？

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7年前发布21次阅读

ChipScope – 核心插入器流程显示MAP“ERROR：TSDatabase：19”

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7年前发布21次阅读

EDK – 我的远程存储库目录中的外围器件无法识别

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7年前发布21次阅读

为什么Node Finder窗口无法显示？

由于Quartus®Prime软件版本17.0及更早版本中的问题，节点查找器窗口在启用后可能不会出现。解决/修复方法要解决此问题，请按照以下步骤将Quartus Prime桌面重置为默认配置关闭Quartus Prime软件。从命令行运行quartus -reset。打开Quartus Prime软件以查...

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7年前发布21次阅读

什么是预编程的时钟数据同步（CDS）？

预编程CDS允许用户设置用于使用在Quartus®II软件中可用的选项的每个通道中的CDS电路。这种预编程消除了传输单比特和多比特CDS所需的训练模式的需要。预编程的CDS选项提供五种不同的设置，覆盖数据位周期的+/- 50％;因此，预编程的CDS可以校正任何固定的时钟...

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7年前发布21次阅读

当Endian打开具有不同端口宽度的存储器时，字节顺序会发生什么？

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7个月前更新21次阅读

已解决demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?

demo4 key pll 例程中的引脚配置 J1 N6在哪里定义?-ChipDebug

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7年前发布20次阅读

Zynq-7000 SoC的设计咨询：静态存储器控制器，并行（SRAM / NOR）接口64MB配置问题

描述根据（UG585），并行静态存储器控制器（SRAM / NOR）接口的特点：单芯片选择（CS0），最多26个地址信号（64MB）两个芯片选择（CS0 / Cs1），最多25个地址信号（32 + 32MB）通过将MIO1连接到存储器的地址位25（A25）并设置slcr.MIO_PIN_01 {L2_SEL} = 0...

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7年前发布20次阅读

VIEWSIM：如何修复“不能打开VHDL文件…”，“未被识别的组件…”

描述当在设计中调用VIEVSIM时，类似于以下的错误发生：旅游业的发展典型的使用延迟。所有的延误都增加了1。（TEV.VSM，28）：无法打开VHDL文件“XFSRR.VLI”。{（TEMP.VSM，28）：未识别的组件类型XFSRE，实例名称$1I1\$137 \ CrRY-CHK。模块被忽略。{（TEMP....

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7年前发布20次阅读

14.2 – SDK – SDK是否允许Digilent USB JTAG电缆的序列号和速度？

描述我正在尝试使用SDK中的Digilent插件来编程和调试KC705评估板。当我选择Digilent插件时，SDK不提供序列号和速度选项。 ChipScope中的Digilent插件确实存在这些选项。解 SDK目前不支持此选项。 SDK使用Digilent插件直接连接到处理器。

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7年前发布20次阅读

Kintex-7,13.3，GTX IBERT – “错误：sim – 无法生成ASYSchematic符号”

描述使用ISE 13.3生成Kintex-7 GTX IBERT内核时，您可能会在实施IBERT设计时看到错误消息。示例错误消息如下： “错误：sim - 无法生成ASYSchematic符号。” 解这是ISE 13.3中的一个已知问题。这不会影响IBERT核心的位文件创建。您可以放心地忽略错误消息。或...

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7年前发布20次阅读

LogiCORE IP JESD204 v1.1 – 如何在示例设计中更改CPLLLOCKDETCLK以使自由运行的独立时钟作为输入？

描述在7系列FPGA GTX收发器用户指南（UG476）中，表2-9表明QPLL和CPLLLOCKDETCLK_IN应该是独立于参考时钟或从参考时钟得到的时钟的自由运行时钟。但是，在示例设计中，此时钟仅为TX的TXUSRCLK2和RX的RXUSRCLK2，在某些情况下会导致错误的PLL功能/状态。对...

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7年前发布20次阅读

DQS和DQSn信号产生额外脉冲

对于使用具有HPC架构的半速率DDR或DDR2 SDRAM的设计，DQS和DQSn信号在写入后会产生额外的脉冲。由于控制器在写突发之后将DM引脚置为高电平，因此额外的脉冲不会将任何不正确的数据写入存储器。此问题会影响使用具有HPC架构的半速率DDR或DDR2 SDRAM并针对Arr...

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7年前发布20次阅读

14.5 EDK，AXI以太网V3Y01YA -丢包后的数据包不能通过AXIXEthernet／AXIZMA DMA传输

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7年前发布20次阅读

如果显示文件处于活动状态和没有显示文件，如何保持时钟网名不变？

在合成期间，Synplify可以并且将会更改网络名称以防止edif文件中的争用。将Reveal添加到项目时，将更改RTL代码以添加Reveal实例。。这可以改变设计的层次结构和结构而不改变其功能。。当进行任何更改时，也无法保证Synplify不会在综合期间更改网络名称。。没...

Lattice-莱迪斯

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7年前发布20次阅读

我在哪里可以找到关于ISPAC-POWR1014/A设备的封装热阻的信息？

格子热管理文档提供了这些细节，并且可以在这里找到：热管理PG 3给出TQFP 48的封装数据，1.4mm厚（适用于POWR1014/A的封装），用于封装热阻结到外壳和结到环境温度。第一页解释如何使用这些参数计算器件结温。

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7年前发布20次阅读

LogiCORE IP视频处理子系统v1.0 – 颜色空间映射的澄清

描述视频处理子系统的产品指南（2015年11月18日的PG231）在某些颜色映射上并不清楚。特别是，表2-5,2-6和2-7。解关于表2-5（每个时钟的双像素，YUV 4：2：2的每个分量10个比特），4：2：2有2个通道。一个信道携带Y，第二个信道携带U和V在时间上交错，从U...

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7年前发布20次阅读

为什么配置为自动锁定模式的Arria II GX收发器CDR会在除PCIe模式之外的任何其他模式下保持rx_freqlocked信号有效？

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2年前发布20次阅读

解救I2C总线BUSY死锁

摘要：本文深入浅出地介绍如何发现I2C总线死锁，分析了各种可能的失效模式，最终找到解决方案。对于硬件工程师如何分析解决...

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7年前发布20次阅读

哪些格子设备有BSDL（边界扫描描述文件）文件可用？

BSDL（边界扫描描述语言）文件可用于具有JTAG端口的每个格设备。该文件由IEEE11491规范标准化，描述了执行边界扫描测试所需的所有信息。包括寄存器长度、指令映射、设备ID代码值和边界扫描寄存器顺序。若要下载任何设备的BSDL文件，请转到www.点击“产品”&am...

Lattice-莱迪斯

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7年前发布20次阅读

12.1 ChipScope – 我在哪里可以找到ChipScope软件的可执行文件，例如“inserter.exe”？

问题描述我在哪里可以找到我的机器上的ChipScope软件可执行文件？ ISE_DS目录下没有ChipScope目录。解决/修复方法从theises 12.1设计工具开始，ChipScope软件安装将移至IT安装目录。因此，所有可执行文件都可以在$ XILINX / bin / <platform>目录中...

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7年前发布20次阅读

在Quartus II软件中编译PCI Express设计时，为什么会出现以下内部错误消息？

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7年前发布20次阅读

错误：（vsim-3058）Verilog端口’scaninb’的宽度（1）与其VHDL连接的数组长度（8）不匹配

如果在Quartus®IIv13.0中生成Altera®乘法加法器，您可能会看到此错误。解决/修复方法 Quartus II 14.0及更高版本中已修复此问题。

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7年前发布20次阅读

基础：加载功能仿真时的网表错误

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