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Anlogic TD 打开工程文件后 部分代码乱码 Enc-ChipDebug
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Tracy的头像-ChipDebugTracy等级-LV1-ChipDebug作者0
应该不是系统字体问题,好像是字体的默认缩放问题 我点击Edit->Advanced->Increase Font Size后,字体不再乱码了,然后再使用ctrl+滚轮缩放字体也不会乱码了 感谢ICMaker提供的参考思路!
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chipdebug的头像-ChipDebugchipdebug徽章-创作大使-ChipDebug等级-LV4-ChipDebug超级版主1
我觉得你了解到的情况并不对,不是大量使用FPGA的公司在转ASIC,而是使用了大量FPGA的大公司在考虑ASIC,这种情况一直在发生,比如华为。FPGA转ASIC首先要量能达到ASIC的需求,开出来要能回本,其次要能降本。有财力开芯片的公司一般都是所在行业头部,他开出来的芯片一般也就他自己用,要么他不给别人用要么别人不敢用,没量是既不可能回本也不可能降本的。你这样算下来,你觉得有多少用FPGA的公司有这个资格?有一些公司说开ASIC就是为了资本市场上下饵。记住,FPGA的市场一直会存在,FPGA一直就是在给ASIC打补丁或者给ASIC做嫁衣,也就要么ASIC瞧不上要么ASIC还没出来。你说的大量,除非开芯片的成本只要几十万,但这种应用本来就没FPGA什么事。至于你说是不是趋势,我相信开芯片的公司是越来越多,因为开芯片的成本确实在降,但是对FPGA而言影响没那么大,担心这个还不如担心哪天AI写verilog比你还NB。
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