SOC FPGA论坛首页-ChipDebug-第2页

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等级-LV1-ChipDebug

3个月前发布15次阅读

已解决potato pie 2.0的内部时钟问题

版主，你好，potato pie 2.0的内部时钟问题怎么分频引出到外部引脚上，内部时钟怎么给别的模块用？有简单的例子吗？

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3个月前发布11次阅读

已解决potato pie时钟

版主你好问下potato pie 2.0的内部时钟频率是多少？我想做一个50兆输出的pll，感谢

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3个月前更新23次阅读

已解决potato2.0时钟引脚引出

版主你好，我想把potato2.0的时钟引脚引出到一个具体的硬件引脚和一个虚拟引脚，给内部其他模块用，需要怎样才能实现呢？感谢

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3个月前发布23次阅读

提问modelsim显示定点小数时，小数位超过30位不能正确显示。

vivado和modelsim联合仿真，i_signal_1的数据格式是fix48_46。但在modelsim的global signal radix里一旦设置超过30位小数位，显...

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

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3个月前更新1262次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

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3个月前更新28次阅读

已解决FPGA工作异常

FPGA的型号是xilinx XC3S200A FPGA程序可正常加载，加载后测量DONE拉高、PROG_B拉高、INIT_B拉高。出现的问题：10块板卡中有7块不能正常工作，故障启动完成后部分工作引脚不能正常拉高。想问下DONE拉高、PROG_B拉高、INIT_B拉高后，FPGA的程序就一定正常工作...

等级-LV1-ChipDebug

DONE拉高只表示FPGA加载成功，检查下部分工作引脚不能正常拉高的BANK电压，更可能是你的样口焊接不良。

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3个月前发布15次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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5个月前发布14次阅读

已解决求问quartus Ⅱ下载相关问题

请问安装quartus Ⅱ 为啥只显示这些
好像没显示全。

求问quartus Ⅱ下载相关问题-ChipDebug

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卑微打工仔

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5个月前发布34次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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5个月前更新24次阅读

已解决安路EF2L15开发板时钟问题

版主你好，我购买了安路EF2L15核心开发板，原理图发现只有一个时钟CLK_5M，但这个时钟不能作为锁相环输入，这个的确只有5MHZ吗？

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5个月前发布27次阅读

提问FIFO读写问题

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

FPGA常见问题

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5个月前更新13次阅读

已解决两个ADC怎么同时使用？硬件怎么配置呢？

有买了板子的朋友问到EF2如何同时使用两个ADC，客服确实不清楚，我这里给大家作一下解答。
首先参见这个帖子https://chipdebug.c...

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

两个ADC怎么同时使用？硬件怎么配置呢？-ChipDebug

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5个月前发布24次阅读

提问使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。

在使用安路FPGA时，使用Chipwatcher进行抓波形的时候，其波形与代码逻辑不符，如图，其中代码逻辑为shift_r={shift_r[9:0], shif...

使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。-ChipDebug

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5个月前发布20次阅读

提问Vivado的RS Decoder IP核问题

使用Vivado的RS译码IP进行译码时，校验数据出现了数据的前面16位，然后数据后移了16位，请问解决方案！输入数据全是8‘d49，编码...

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

Vivado的RS Decoder IP核问题-ChipDebug

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5个月前更新11次阅读

已解决为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低

有个坛友在别的帖子的回复里问问题，我也不知道为啥就是不能再开一帖，莫非是网站的UI设计不合理，导致大家很难找到发帖按钮...

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

为什么使用TD下的FIFOIP核写数据写时钟写请求仿真对但是empty的标志信号一直为高，full一直为低-ChipDebug

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6个月前发布24次阅读

已解决PotatoPie所用的烧录方式及最小系统板设计

问题其实比较类似这个帖子
https://chipdebug.com/forum-post/53471.html
不过我的疑问更进一步，板子上这个单片机是用于。如果没有这个单片机的话，下载、固化的流程又和使用单片机作为下载器的过程有什么区别呢？还是说，就不能下载了。
更进一步，如果想用...

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6个月前更新21次阅读

已解决PotatoPie V3.0 PDF原理的疑问

在这个PotatoPie V3.0 PDF中为什么要有一个单片机？能不能不要单片机？JTAG模式下，怎么去下载固化程序？

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6个月前更新17次阅读

提问EF2M45LG48B有没有办法可以在FPGA设置信号快速触发MCU中断服务函数

我在FPGA实现了一些自定义的时序逻辑去获取数据，这个数据需要发给EF2M45LG48B内的MCU去处理，如果通过定时器定时去获取这些数据...

EF2M45LG48B有没有办法可以在FPGA设置信号快速触发MCU中断服务函数-ChipDebug

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6个月前发布98次阅读

提问Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？

（[Synth 8-502] non-constant real-valued expression is not supported ）这是报错类型，百度上找不到方法解决。
后来删掉又仿...

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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6个月前更新97次阅读

提问vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library ‘secureip’界面

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面，请问大家有没有遇到同样的问题？

vivado2021.2 编译modelsim仿真库时一直卡在Compiling verilog library 'secureip'界面-ChipDebug

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7个月前发布22次阅读

已解决IO Constraint双击打不开

IDE已经重装过，IO Constraint双击打不开，但是会出现右下角这个标红的窗口，这个窗口点击的话显示不了。请问这是怎么回事？

IO Constraint双击打不开-ChipDebug

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8个月前发布19次阅读

提问求助我的EMIO以及MIO都无法成功控制LED

首先面对的问题就是一直没搞懂EMIO定义它的引脚的时候怎么判断那个EMIO引脚在前那个在后，就比如下面这个54，55，56应该怎么分配...

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

求助我的EMIO以及MIO都无法成功控制LED-ChipDebug

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8个月前发布25次阅读

提问关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题

公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...

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8个月前发布28次阅读

提问工程添加调试文件.rvl后，在translate design步骤报错：logical block ” with type ” is unexpanded。

请教各位一个问题，lattice diamond3.12工程中添加.rvl调试文件后，在translate design步骤报错，logical block '' with type '' is unexpanded。用LSE综合可以通过，用synplify pro就会报错，这是什么原因？

Lattice-莱迪斯

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8个月前发布51次阅读

已解决新人入坑SDK开发，hello world程序在终端中没有打印任何信息

用的是zybo-z7的芯片，在设计过程中也很奇怪，会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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8个月前更新22次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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8个月前发布35次阅读

已解决添加自定义的引脚连接模块是出现SYN-8001 ERROR: Cannot fit all model pins.

按照帮助约束IO了但是还是出现
SYN-8001 ERROR: Cannot fit all model pins.这种情况，请问是什么问题，可以出个教程吗？

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8个月前更新46次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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8个月前发布13次阅读

已解决模块内部定义线形变量，并进行赋值，这种操作的意义？

图1图2图一是模块的复位输入，求教为什么还要在模块内定义wire变量，对复位信号进行赋值，这样做有什么好处吗？

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

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9个月前更新49次阅读

提问安路板子新手时序有点弄不明白求大佬梳理

按手册我选的时钟频率为16MHz 那Dclk=62.5nm 请问这个N值等于多少怎么计算总感觉时序对不上请问有没有大佬给梳...

安路板子新手时序有点弄不明白求大佬梳理-ChipDebug

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