SOC FPGA论坛首页-ChipDebug-第30页

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6年前发布10次阅读

LogiCORE IP视频屏幕显示（OSD） – 为什么启用GPU层时背景会变为另一种颜色？

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6年前发布16次阅读

MIG 7系列DDR3 / DDR2 – 设计助手 – PHY概述

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6年前发布33次阅读

13.4 BitGen – 错误：PhysDesignRules：10 – 网络完全取消路由。

描述我有一个悬挂输出，锁定到一个站点。 BitGen报告了以下错误：错误：PhysDesignRules：368 - 信号<redun_OBUF>不完整...

13.4 BitGen - 错误：PhysDesignRules：10 - 网络完全取消路由。-ChipDebug

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6年前发布2次阅读

分层设计流程 – 在PlanAhead中设置分区会导致Elaborated Design过时

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6年前发布10次阅读

13.3 CompXlib – 错误：Compxlib：245

描述当我运行CompXlib向导来编译仿真库时，会发生类似于以下的错误：错误：Compxlib：245 - COMPXLIB [lib]：找不到库verilog.s...

13.3 CompXlib - 错误：Compxlib：245-ChipDebug

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6年前发布21次阅读

7系列GTX / GTH收发器 – RX缓冲器旁路不支持PMA /自动模式下的RXSLIDE功能

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6年前发布10次阅读

13.1 EDK – CIP向导生成的user_logic.v中的Bus2IP_Resetn极性不正确

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6年前发布15次阅读

LogiCORE IP Gamma校正v3.0 – 当我选择Interpolate时，为什么两个最低有效位（LSB）不正确？

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6年前发布40次阅读

12.1 PlanAhead – 导出IP不会写出RPM约束。

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6年前发布42次阅读

致命：（vsim-7019）找不到’DPI导出编译的C / C ++编译器

由于Quartus®Prime软件版本16.1 Update 2 Windows Edition及更早版本中的问题，您在运行HPS仿真时可能会看到此错误。解决/修复方法从Quartus Prime软件版本17.0开始修复此问题

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6年前发布5次阅读

为什么在Stratix 10 FPGA上JTAG边界扫描失败？

在使用预配置BSDL文件的英特尔®Stratix®10器件上执行JTAG边界扫描测试时，您可能会发现故障。

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6年前发布4次阅读

在许多参数化模块（LPM）函数库中使用的LPM_WIDTH参数的上限是多少？

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6年前发布28次阅读

使用VHDL时，为什么Qsys代的Nios II Gen2处理器出现故障？

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6年前发布16次阅读

APEX II器件中HSTL Class II / O标准的最大输出时钟频率是多少？

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6年前发布7次阅读

为什么我不能打开我的加密的知识产权（IP）内核即使许可证功能在我的授权设置窗口中列出在^Quartus®软件或^Quartus®II软件？

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6年前发布5次阅读

为什么我的EPM7512AE和EPC2器件无法在Asset Intertech工具版本2.3A JamTM播放器上编程？

资产工具版本2.3A与他们果酱播放器，以防止Altera®的EPM7512AE和EPC2器件的编程软件问题。所有其他Altera器件不受此软件问题的影响。资产工具版本2.3B及更高版本中已修复此问题。欲了解更多信息，请致电（972）437-2800直接联系Asset Intertech 。

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6年前发布5次阅读

ACEX EP1K10器件的热阻值是多少？

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6年前发布1次阅读

什么是100引脚塑料四方扁平封装（PQFP）封装中增强型配置器件的`BYTE#`引脚，我该如何在电路板上连接此引脚？

BYTE#引脚启用闪存字节模式。该引脚仅适用于100引脚PQFP封装的增强型配置器件，必须连接到电路板上的V CC 。相关解决方案增强配置器件上的BYTE＃引脚可以在字节模式下配置闪存吗？

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6年前发布3次阅读

EPC2配置器件的最小上电复位（POR）时间是多少？

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6年前发布10次阅读

APEXII器件支持多少个LVDS通道？

真LVDS （输入输出）灵活-LVDS （输入输出） EP2A15 36/36 56/56 EP2A25 36/36 56/56 EP2A40 36/36 88分之88 EP2A70 36/36 88分之88 EP2A90 36/36 88分之88

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6年前发布4次阅读

使用3.3 V或2.5VFLEX®6000A，FLEX10KA（包括EPF10K50V和EPF10K130V）或FLEX 10KE器件时，是否必须遵循任何特殊的系统上电顺序？

由于3.3 V或2.5 V FLEX 6000A，FLEX 10KA（包括EPF10K50V和EPF10K130V）和FLEX 10KE器件可用于多电压环境，因此它们专为容许任何可能的上电顺序而设计。具体而言，5.0 V输入信号可在V CCINT或V CCIO应用之前驱动这些FLEX器件，无需特殊预防措施。

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6年前发布1次阅读

在编译期间使用Tcl脚本文件自定义报告时，如何执行多重定时分析？

要在编译期间使用Tcl脚本文件自定义报告时执行多路径时序分析，您的脚本应包含更改操作条件和更新时序角之间的时序网表的命令。您的脚本不应包含删除和重新创建计时角之间的时序网表的命令。此示例显示了在每个可用时间角创建自定义报告所需的命令： foreach...

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6年前发布3次阅读

错误：“<path>模块实例化错误：端口<端口名称>在模块实例中连接，但未在模块声明中声明。” （Verilog HDL，先进先出（FIFO））

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6年前发布55次阅读

Artix-7 FPGA AC701评估套件 – 电路板调试清单

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6年前发布19次阅读

13.4 XST – 在综合期间错误地给出了“错误：HDLCompiler：1128”

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6年前发布11次阅读

万兆以太网PCS / PMA（10GBASE-R）v2.1 – 为什么在针对Virtex-7或Kintex-7器件时，示例设计在bitgen中失败

描述当我为10千兆位以太网PCS / PMA示例设计生成Virtex-7或Kintex-7器件比特流时，会出现以下错误消息： “错误：Bitgen：342-此设计包含不限制（LOC）到特定位置或具有未定义I / O标准（IOSTANDARD）的引脚。这可能导致I / O争用或与电路板电源或连接不兼容...

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6年前发布12次阅读

错误（18757）：物理综合已被Spectra-Q物理综合替换为该器件系列，但在项目的Quartus设置文件（.qsf）中仍然存在物理综合分配。

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6年前发布11次阅读

警告消息表示Arria II GZ，Cyclone IV GX，HardCopy III，HardCopy IV E和HardCopy IV GX器件的支持级别不正确

使用NC Sim或Riviera-PRO进行仿真可能会失败，并显示错误消息： Unsupported memory slice specification using part select or indexed part. select. 解决/修复方法此问题没有解决方法。此问题将在NCO MegaCore功能的未来版本中修复。

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当我在电力传输网络（PDN）工具中选择较低的扩频电感时，为什么有效会增加？

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6年前发布5次阅读

在Quartus II软件版本10.0和10.0-SP1中使用基于MIF的Cyclone IV GX器件动态重配置配置串行环回或反向串行环回模式时，为什么ALTGX接收器不能正常工作？

由于Quartus®II软件存在问题，在Quartus II软件版本10.0和10.0-SP1中使用基于MIF的Cyclone®IVGX器件动态重配置配置串行环回或反向串行环回模式时，ALTGX接收器将无法正常工作。要解决此问题，您应该安装以下修补程序。适用于Windows的Quartus II软件版本1...

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