SOC FPGA论坛首页-ChipDebug-第317页

SOC FPGA论坛首页-ChipDebug-第317页

等级-LV2-ChipDebug

8年前发布20次阅读

为什么在4K监视器中显示时，英特尔®Quartus®PrimeGUI中的字体不可读

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布20次阅读

内部错误：子系统：VRFX，文件：/ quartus / synth / vrfx / verific / verilog / verivalue_elab.cpp，行：7520

由于英特尔®Quartus®Prime标准版软件版本17.1中的问题，您可能会在综合期间遇到此错误。

评分

等级-LV2-ChipDebug

8年前发布20次阅读

如何使用英特尔®许可证管理器实现FLEXlm RESERVE功能来分配英特尔®Quartus®Prime软件许可证？

要使用英特尔®许可证管理器FLEXlm的RESERVE功能授予用户或用户组访问英特尔®Quartus®Prime软件许可证池的权限，请执行以下步骤：在新的文本文件中，为要创建的每组用户添加GROUP行，如下所示： GROUP <组名> <用户名1> <用户名2> 2.为...

评分

等级-LV2-ChipDebug

8年前发布20次阅读

当我在Stratix®10串行闪存邮箱客户端IP中使用OPCODE命令时，为什么我的数据发送到NOR闪存不正确？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布20次阅读

如何在器件进入用户模式后立即关闭带隙，它将使用Bandgap = Disables？

请执行以下步骤：实例化IPExpress.b中提供的“电源控制器”模块。在IPExpress GUI中，选择/勾选“启用待机标志”选项和“待机时关闭带隙”.c。现在，要关闭Bandgap，有两种方法：1。开发一个逻辑/ FSM，驱动设计中电源控制器模块的“USERSTDBY”输入。该信号...

评分

等级-LV4-ChipDebug

4年前更新20次阅读

NIOS II Step By Step(1)—NIOS II自定义指令

该帖子部分内容已隐藏

付费阅读

3积分

可编程软核处理器最大的特点是灵活，灵活到我们可以方便的增加指令，这在其他SOC系统中做不到的，增加用户指令可以把我们系统中用软件处理时耗费时间多的关键算法用硬逻辑电路来实现，大大提高系统的效率，更突出的一点是：我们通过下面的逐步操作会认识到，这是一个听起来高深，其实比较容易实现的功能（我们站在EDA工具这个巨人肩上，风光无限啊：），通过这一文档的介绍可以增强我们掌握NIOS II所有的技术手段的信心，这也是我把NIOS II 用户指令放在最前面的用意。

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

4年前发布20次阅读

lattice xo3 LVDS 7:1 源码工程示例

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

4年前发布20次阅读

FPGA入门-数字电路基础知识组合逻辑电路

数字电路基础知识——组合逻辑电路（数据选择器MUX、也即多路复用器）本次介绍数据选择器的相关知识，数据选择器在电路设计中尤...

FPGA入门-数字电路基础知识组合逻辑电路-ChipDebug

FPGA入门-数字电路基础知识组合逻辑电路-ChipDebug

FPGA入门-数字电路基础知识组合逻辑电路-ChipDebug

+2

FPGA入门-数字电路基础知识组合逻辑电路-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新20次阅读

滤波器的功能和分类

滤波器是一种选频装置，可以使信号中特定的频率成分通过，而极大地衰减其它频率成分。在测试装置中，利用滤波器的这种选频作用，可以滤除干扰噪声或进行频谱分析。
广义地讲，任何一种信息传输的通道（媒质）都可视为是一种滤波器。因为，任何装置的响应特性...

FPGA常见问题

评分

等级-LV4-ChipDebug

4年前更新20次阅读

芯片战争：国运背后的终极竞赛

壹 “硅对钢的胜利”1991年1月17日凌晨，当美军第一枚导弹砸向巴格达时，睡梦中被惊醒的萨达姆并不怎么惊惶。此前几个月，美...

芯片战争：国运背后的终极竞赛-ChipDebug

芯片战争：国运背后的终极竞赛-ChipDebug

芯片战争：国运背后的终极竞赛-ChipDebug

+2

芯片战争：国运背后的终极竞赛-ChipDebug

FPGA新闻资讯

评分

等级-LV4-ChipDebug

4年前更新20次阅读

PCIe扫盲——66MHz的PCI总线与其技术瓶颈

PCIe 为了能够取得更高的带宽，新版本的PCI Spec将PCI总线提高到了64-bit并将频率提高到了66MHz，最高支持533MB/s。下图描述的是一个...

PCIe扫盲——66MHz的PCI总线与其技术瓶颈-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

8年前发布19次阅读

有没有人linux版本的quartus,对比win7下，有什么区别吗，比如编译时间什么的?

有没有人linux版本的quartus,对比win7下，有什么区别吗，比如编译时间什么的?

评分

等级-LV1-ChipDebug

8年前发布19次阅读

在LatticeECP3 SERDES / PCS中，四通道中有4个txfullclks。我可以只为FPGA核心中的所有4个通道使用一个txfullclk吗？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

LaTiCeCePm、LaTiCeCeP3和LaTICES/C/SDEDE I/O的热插座能力是什么？

通常，当FPGA器件被断电并且SerDes输入被主动驱动时，板上的一个或多个电源由于电流路径通过器件的输入而部分地上升。为了防止这一现象发生在LaTiCeCePm、LaTiCeCp3和LatticeSC／M器件中，格子CML输入缓冲器具有保护电路，该限制电路将P输入电流限制在P和N CM...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

为什么我可以从命令行在Linux或Unix版本的ispLEVER中仅运行Project Navigator？为什么命令行中没有其他命令可以工作？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

为什么级联PLL设计中的第二个PLL不能在仿真期间实现锁定？

我的设计使用级联的2个PLL;即第一个PLL的输出是第二个PLL的输入。第一个PLL在模拟中运行良好，但第二个PLL无法实现锁定，输出频率不正确。第一个PLL的输入频率为16.8 MHz，CLKOP的输出频率为268.8 MHz。要获得这些设置，分频比为16/1。
在测试平台中，PLL的输...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

在LatticeSC / M flexiPCS中，是否有信号指示何时收到逗号（K28.5）？

在数据包模式下，没有信号或寄存器在收到逗号时发出信号。但是，在通用8b10b，PCIE和光纤通道模式中，在第一个成功的PCS字对齐到逗号后，数据（控制= 1和D = hBC）将显示在FPGA RX数据上，以及每次后续。收到逗号。。此外，在所有数据包模式中，当接收到足够...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

使用通用8b10b模式的LatticeSC / M flexiPCS，为什么当我将SERDES HDIN *连接到Smartbits 1 GbE数据发生器时，一些远端环回不起作用？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

LatticeSC / M flexiPCS中是否有信号或指示器，可用于了解XAUI PCS是否已完成配置并准备好通过流量？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

How can I single out a specific path or transfer in the timing analysis TRACE report? There might be thousands of transfers for my FREQUENCY preference, how can I find a specific path or transfer?

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

在正常操作期间写入ispPAC-CLK5400的I2C寄存器有什么影响？

ispPAC-CLK5400系列器件上的I2C可访问配置寄存器是移位寄存器，没有辅助并行缓冲器，因此将I2C数据加载到寄存器可能会产生不可预测的动态效应。因此，您不应该计划在不影响操作的情况下即时更新配置。。我们强烈建议您在加载新配置后对部件执行重置操作（即使...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

不使用VMON模拟输入时，比较器的设置应该是什么？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

如何使用自动测试设备（ATE）生成用于对莱迪思器件进行编程的向量？

ispVM系统可以以最常见的格式导出自动测试设备（ATE）向量。在ispVM系统中，插入相应的莱迪思设备并定义要使用的操作和数据文件。单击“ATE”工具栏按钮创建ATE向量，或从“项目”菜单中选择“生成ATE向量”。
。ispVM系统的基本用法以及ATE和其他文件的生成...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

为什么Platform Manager中有两个JTAG接口？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

PLL_LOL_SET的推荐设置是什么？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

对于DDR2内存控制器连续读取，是每个Burst（4个时钟周期）所需的新读脉冲还是仅当读取序列被其他命令中断时？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

默认IO行为是否从设备系列更改为设备系列？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

POWR1014A器件可以支持DC / DC转换器电源上的软启动/使能引脚吗？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

LATECIECP3能支持OC3/OC12/OC48 SONET/SDH帧或映射器应用吗？

LaTeCeCp3具有可在简单的8位模式下运行的SerDE块，以支持SDH/SONET（同步数字体系结构/同步光网络）框架和映射器应用。系统需求可能提供一些灵活性。有用户计划为长途应用驱动光模块。在这种情况下，必须满足符合SONET/SDH抖动的完整标准（在标准GR—253和ITU...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布19次阅读

使用FREQUENCY首选项时，我何时想使用HOLD_MARGIN关键字？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

上一页 1…315 316317318 319…1068 下一页跳转