SOC FPGA论坛首页-ChipDebug-第394页

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4年前更新14次阅读

莱迪思加入CC-Link协会

强化与工业4.0领军企业的合作加速工业自动化应用开发莱迪思近日宣布加入CC-Link协会（CLPA），该协会致力于CC-Link开放工业网络家族的技术开发和推广。作为该组织的一员，莱迪思将与CPLA以及其他行业领军企业紧密协作，加速工业应用的开发，专注于为下一波...

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Vivado non-project模式示例

vivado有project模式和non-project模式，project模式就是我们常用的方式，在vivado里面新建工程，通过GUI界面去操作；non-projec...

Vivado non-project模式示例-ChipDebug

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FPGA时序约束实战篇之主时钟约束

约束主时钟
在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情...

FPGA时序约束实战篇之主时钟约束-ChipDebug

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FPGA时序约束实战篇之主时钟约束-ChipDebug

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莱迪思即将举办线上发布会推出全新Avant™中端FPGA平台

莱迪思半导体近日宣布将于2022年12月6日（星期二）举办的线上全球发布会中推出全新低功耗中端FPGA平台Lattice Avant™。Lattice ...

莱迪思即将举办线上发布会推出全新Avant™中端FPGA平台-ChipDebug

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赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(9)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍此IP的视频输出流接口...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(9)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(9)-ChipDebug

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赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(2)

今天开始，读一本新的赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。从概述开...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(2)-ChipDebug

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赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(17)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录B调试。P73Appendix BDebuggingThis appendix includes details about resources available on the Xilinx Support website and debugging tools....

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国外数字书籍第5期

01Combinational Logic Circuits本书致力于数字电路的分析和设计，其中信号只能假设两种可能的逻辑电平。它涉及数字电子的基本...

国外数字书籍第5期-ChipDebug

国外数字书籍第5期-ChipDebug

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FPGA新闻资讯

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3年前更新14次阅读

莱迪思拓展ORAN解决方案集合，为5G+网络基础设施带来精准的定时和安全同步支持

新增IEEE 1588协议和ITU配置文件合规
加速当前和下一代电信应用开发
莱迪思半导体今日宣布更新莱迪思ORAN™解决方案集合，为开放...

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等级-LV3-ChipDebug

3年前发布14次阅读

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？

现象：单片机采用硬件I2C读取E2PROM，当单片机复位时，会有概率出现再无法与E2PROM通信，此时SCL为高，SDA一直为低。原因：当单...

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

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等级-LV2-ChipDebug

2年前更新14次阅读

已解决TD5.6.3 运行报错找不到VCRUNTIME140_1.dll

请教，TD5.6.3编译软件运行的时候出现如下系统错误提示，麻烦帮忙看一下应该如何处理。

TD5.6.3 运行报错找不到VCRUNTIME140_1.dll-ChipDebug

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XL_易灵思FPGA

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2年前发布14次阅读

undefined reference to `bsp_printf_full’

c:/efinity/efinity-riscv-ide-2023.2/toolchain/bin/../lib/gcc/riscv-none-embed/8.3.0/../../../../riscv-none-embed/bin/ld.exe: D:\FPGA_Prj\03_Ti60F225_DemoBoard\Prj_demo\02_Ti60F225_SoftDdr3_demo\Ti60F225_DDR3_Example\DDR3_Controller_V17_ti60...

易灵思(Elitestek)

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等级-LV3-ChipDebug

2年前发布14次阅读

buildroot 编译

无USB支持的$ git clone http://github.com/buildroot/buildroot
$ cd buildroot
$ make BR2_EXTERNAL=../linux-on-litex-vexriscv/buildroot/ litex_vexriscv_defconfig
$ make有USB host支持的$ git clone http://github.com/buildroot/buildroot

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XL_易灵思FPGA

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‘utf-8’codec can’t decode byte ox9c in position 2: invalid start byte

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XL_易灵思FPGA

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2年前发布14次阅读

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题

软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题-ChipDebug

易灵思(Elitestek)

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2年前更新14次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
聽聽聽parameter integer NUM_CPUS = 1,
聽聽聽parameter integer AXI_SRAM_ID = 12
)(

FPGA常见问题

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2年前更新14次阅读

测试终端是否支持256色的脚本以及强制终端为256色

for i in {0..255}; do printf "\033[48;5;${i}m %03d " $i if (( ($i + 1) % 16 == 0 )); then printf "\033[0m\n" fi
done执行以下命令可以强制终端为256色：export TERM=xterm-256colo

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1年前更新14次阅读

Cadence Allegro PCB中误删封装丝印如何恢复

今天教大家通过Allegro16.6版本中Refresh Symbol Instance功能更新封装。我们在设计项目过程中，有些时候由于误操作删除了元件封...

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

Cadence Allegro PCB中误删封装丝印如何恢复-ChipDebug

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1年前发布14次阅读

Allegro快捷键

首先说明一下环境变量文件（evn文件），环境变量文件有两个，它们分别在系统盘的根目录下的pcbevn 目录中（比如系统在 C 盘，那么 evn 文件将在 c:\pcbevn 下）和程序安装路径下（如Cadence 设计系统程序安装在 D:\Cadence 下，则 evn 文件将在D:\Cadence\PSD...

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12个月前更新14次阅读

AD差分等长布线

在PCB设计时，布线会有需要差分等长的。差分等长其实包含两个部分，在原理图设计时需要先添加差分对，然后在P...

AD差分等长布线-ChipDebug

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8个月前更新14次阅读

借助RocketChip快速获取Verilog代码（2）

一、找到源代码的定义MultiWidthFifo的源代码定义如下：class MultiWidthFifo(inW: Int, outW: Int, n: Int) extends Module { v...

借助RocketChip快速获取Verilog代码（2）-ChipDebug

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7个月前发布14次阅读

自定义Qt/Embedded Linux

Qt/Embedded Linux简介
Qt/Embedded Linux是专为嵌入式Linux设备优化的Qt版本，它提供了完整的图形用户界面解决方案，具有以下特点：轻量级设计，适合资源受限环境可直接访问帧缓冲(Framebuffer)，无需X Window系统高度可配置，可裁剪不需要的功能支持...

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等级-LV2-ChipDebug

4个月前更新14次阅读

嘉立创双层板usb阻抗

阻抗计算器工具链接深圳嘉立创科技集团股份有限公司https://tools.jlc.com/jlcTools/index.html#/impedanceCalculatenew双层板常...

嘉立创双层板usb阻抗-ChipDebug

嘉立创双层板usb阻抗-ChipDebug

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4年前更新13次阅读

AMD 延长全部赛灵思 7 系列器件产品生命周期至少至 2035 年

我们的 28 纳米 AMD 赛灵思 7 系列器件持续广受欢迎，为工业、汽车、测试测量以及医疗市场的客户提供世界一流的技术与领先功能。...

AMD 延长全部赛灵思 7 系列器件产品生命周期至少至 2035 年-ChipDebug

AMD 延长全部赛灵思 7 系列器件产品生命周期至少至 2035 年-ChipDebug

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芯片战是一个重要的信号：为了霸权，一切皆可为！

不要浪费一次超大规模危机，迎接一生一次的机会
美国的海王气质又来了
不知道大家有没有这么一种生活体验，就是看到不用排队的核酸检测点，有一种无法抗拒的诱惑，想上去捅一下喉咙，然后起码可以保证自己24小时装逼卖萌大自由。
如今的美国，貌似对付起中国...

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4年前发布13次阅读

VIVADO如何实现对一个波形信号进行差分鉴频？

求大神解答

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多国打响半导体人才争夺战

美国东部时间10月27日，美国总统拜登前往纽约州北部城市雪城，参加芯片公司美光科技全新半导体工厂的立项活动。同日，韩国总统尹锡悦在总统府主持召开会议时表示，将努力扶持韩国半导体产业的发展，特别是推出新的半导体人才培养方案。《韩国经济日报》25日的...

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4年前更新13次阅读

芯片架构设计的新趋势

制程微缩带来的收益递减，再加上普遍的连通性和数据的指数级增长，行业正在推动芯片设计方式、预期功能以及完成速度的广泛变化。...

芯片架构设计的新趋势-ChipDebug

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美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂

导语：最新消息，中国台湾省相关研究机构统计显示，2022~2025年全球掀起晶圆厂扩厂潮，或将新增41个晶圆厂。其中，台积电、三星...

美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂-ChipDebug

美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂-ChipDebug

美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂-ChipDebug

美国掀晶圆厂扩产潮！三年内8吋产能暴增，新建41座晶圆厂-ChipDebug

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4年前更新13次阅读

FPGA复位信号设计讨论

复位概述复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表现有着极大的影响。复位信号可能深刻影响...

FPGA复位信号设计讨论-ChipDebug

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