SOC FPGA论坛首页-ChipDebug-第42页

SOC FPGA论坛首页-ChipDebug-第42页

等级-LV3-ChipDebug

2年前更新344次阅读

PotatoPie 4.0 实验教程(17) —— FPGA实现SDRAM作为显存进行HDMI输出显示

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361这个实验与上一个实验相比是加入了SDRAM，加入SDRA...

PotatoPie 4.0 实验教程(17) —— FPGA实现SDRAM作为显存进行HDMI输出显示-ChipDebug

PotatoPie 4.0 实验教程(17) —— FPGA实现SDRAM作为显存进行HDMI输出显示-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新188次阅读

在modesim中显示状态机变量参数名的两种方法及比较

对于VHDL，modelsim是直接支持的，对于verilog我们则需要动些小脑筯。我在网上搜罗了一下，主要包括以下两种方法：1.通过modelsi...

在modesim中显示状态机变量参数名的两种方法及比较-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布137次阅读

时钟抖动（clock jitter）和时钟偏移（clock skew）的定义，及其对时序的影响

参考链接：http://en.wikipedia.org/wiki/Clock_skew#Confusion_between_clock_skew_and_clock_jitterhttp://www.eetop.cn/blog/...

时钟抖动（*clock jitter*）和时钟偏移（*clock skew*）的定义，及其对时序的影响-ChipDebug

时钟抖动（*clock jitter*）和时钟偏移（*clock skew*）的定义，及其对时序的影响-ChipDebug

时钟抖动（*clock jitter*）和时钟偏移（*clock skew*）的定义，及其对时序的影响-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布62次阅读

关于流水线延时公式的个人理解

不带反馈的组合逻辑展开成流水线结构的优点在很多文章中已经阐述，主要是提高系统的性能，主要的手法是插入寄存器暂存组合逻辑的...

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布52次阅读

时序优化之物理综合优化

所谓物理综合优化，其实是EDA功具自身去通过改变器件步局及布线来实现时序收敛，看上去好像比较方便，但实际其存在极大的局限性...

时序优化之物理综合优化-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新53次阅读

已解决新项目的工程流程

您好，这里如果自己写代码，写好代码后改怎么操作呢？

新项目的工程流程-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布12次阅读

[VA INTERNAL ERROR-1000]

[VA INTERNAL ERROR-1000] FILE C:/swtools/MinGW/msys/1.0/home/jenkins/workspace/BuildEfinity/rushc/customer/Efinix/src/util/EfxUtil.cpp at line 1162 0 != outNet ""错误原因：信号的输入输出方向定义反了。在应用中把输出定义成了输入input wire dou...

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

2年前更新596次阅读

PotatoPie 4.0 实验教程(18) —— FPGA实现OV5640摄像头采集以SDRAM作为显存进行HDMI输出显示

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361上一教程讲完了SDRAM作为缓存HDMI显示，因为摄像头...

PotatoPie 4.0 实验教程(18) —— FPGA实现OV5640摄像头采集以SDRAM作为显存进行HDMI输出显示-ChipDebug

PotatoPie 4.0 实验教程(18) —— FPGA实现OV5640摄像头采集以SDRAM作为显存进行HDMI输出显示-ChipDebug

PotatoPie 4.0 实验教程(18) —— FPGA实现OV5640摄像头采集以SDRAM作为显存进行HDMI输出显示-ChipDebug

+2

PotatoPie 4.0 实验教程(18) —— FPGA实现OV5640摄像头采集以SDRAM作为显存进行HDMI输出显示-ChipDebug

0

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布301次阅读

精Debug Core UUID mismatch案例总结 – update2

Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时共同分享。一般...

Debug Core UUID mismatch案例总结 - update2-ChipDebug

Debug Core UUID mismatch案例总结 - update2-ChipDebug

Debug Core UUID mismatch案例总结 - update2-ChipDebug

+2

Debug Core UUID mismatch案例总结 - update2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新98次阅读

ERROR: Interface Designer constraint generation was not successful, will not proceed to efx_pnr… Running placement and routing flow fail,

Traceback (most recent call last):File "F:/efinity/scripts/efx_run_pt.py", line 59, in <module>import engineFile "F:/efinity/pt/binlengine.py",line 24,in <module>from PyQt5 import Qtwidgets, QtGui,QtCoreImportError: DLL load fai...

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

2年前更新42次阅读

Verilog概念介绍

使用 Verilog 的设计流程下图总结了 ASIC（即门阵列、标准单元）或 FPGA 的高级设计流程。在实际设计情况中，以下部分中描述的每...

Verilog概念介绍-ChipDebug

Verilog概念介绍-ChipDebug

Verilog概念介绍-ChipDebug

Verilog概念介绍-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新149次阅读

verilog教程(1) —— Verilog语法简介

Verilog语法入门Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和...

verilog教程(1) —— Verilog语法简介-ChipDebug

verilog教程(1) —— Verilog语法简介-ChipDebug

verilog教程(1) —— Verilog语法简介-ChipDebug

+37

verilog教程(1) —— Verilog语法简介-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新209次阅读

FPGA历史及原理简介

前言讲述FPGA前，我们先讲讲当年中兴被制裁的问题。美国前总统特朗普曾经发布过一条禁令，由于中兴违反了美国的某个条例，禁止美...

FPGA历史及原理简介-ChipDebug

FPGA历史及原理简介-ChipDebug

FPGA历史及原理简介-ChipDebug

+19

FPGA历史及原理简介-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新477次阅读

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍

在前面的文章 FPGA历史及原理简介中我们对FPGA的基本架构作了简单介绍.这里我们将较为详细地介绍EG4的架构,要学好FPGA,必须清...

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍-ChipDebug

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍-ChipDebug

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍-ChipDebug

+3

PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布197次阅读

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装

从网盘下载串口驱动双击CH341SER.EXE，点击安装等待一会，即可完成安装。

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装-ChipDebug

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装-ChipDebug

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装-ChipDebug

+1

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新701次阅读

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试

前面的教程中我们完成了基于 TD 软件工程的创建、 FPGA 代码的创建、 FPGA程序的下载，FPGA modelsim 的仿真调试，我们现在进行...

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

+26

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布59次阅读

Modelsim仿真问题

modelsim的仿真中设置Yout的输出形式位Analog(Automatic)时出现Unable to retrive min/max values

FPGA常见问题

评分

等级-LV3-ChipDebug

2年前更新155次阅读

verilog教程(4)——运算符和表达式

表达式表达式由运算符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。操作数可以为常数，整数，实数，线网，寄存器，时间，位...

评分

等级-LV3-ChipDebug

2年前更新118次阅读

verilog教程(5)——控制语句

verilog中主要有 if 语句、case语句、for 语句、while语句，由于for并不是所有FPGA开发工具都能综合，而while语句在硬件上并不需要，因此这两个都不讲，有兴趣的自己查看语法书。条件语句if 语句的语法如下：if (condition1) true_statement1 ;
else if (cond...

评分

等级-LV3-ChipDebug

2年前更新220次阅读

verilog教程(6)—— verilog的三种建模方式

国内verilog教程最出名的就是夏宇闻老先生的书，我个人也是用这本书入门，但是实话讲从后来的工作经验中看，夏先生的书更多的是...

verilog教程(6)—— verilog的三种建模方式-ChipDebug

verilog教程(6)—— verilog的三种建模方式-ChipDebug

verilog教程(6)—— verilog的三种建模方式-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新149次阅读

verilog教程(7)—— verilog的三种建模的代码实现详解

结构建模模块定义结构一个模块module 的结构如下：module module_name
#(parameter_list)
(port_list) ; Declarations_and_State...

verilog教程(7)—— verilog的三种建模的代码实现详解-ChipDebug

verilog教程(7)—— verilog的三种建模的代码实现详解-ChipDebug

verilog教程(7)—— verilog的三种建模的代码实现详解-ChipDebug

verilog教程(7)—— verilog的三种建模的代码实现详解-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布185次阅读

verilog教程(8)——编译指令

编译预处理是 Verilog HDL 编译系统的一个组成部分，指编译系统会对一些特殊命令进行预处理，然后将预处理结果何源程序一起再进行通常的编译处理。以“ `”（反引号）开始的某些标识符是编译预处理语句。在 Verilog HDL 语言编译时，特定的编译器指令在整个编...

评分

等级-LV3-ChipDebug

2年前更新221次阅读

PotatoPie 4.0 实验教程(19) —— FPGA实现摄像头RGB图像转YCbCr

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361什么是色彩空间？“色彩空间”一词源于西方的“Col...

PotatoPie 4.0 实验教程(19) —— FPGA实现摄像头RGB图像转YCbCr-ChipDebug

PotatoPie 4.0 实验教程(19) —— FPGA实现摄像头RGB图像转YCbCr-ChipDebug

PotatoPie 4.0 实验教程(19) —— FPGA实现摄像头RGB图像转YCbCr-ChipDebug

+8

PotatoPie 4.0 实验教程(19) —— FPGA实现摄像头RGB图像转YCbCr-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新167次阅读

PotatoPie 4.0 实验教程(20) —— FPGA实现摄像头图像转灰度图像(RGB2Gray)

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361什么是灰度图？灰度图是一种只包含灰度信息（亮度...

PotatoPie 4.0 实验教程(20) —— FPGA实现摄像头图像转灰度图像(RGB2Gray)-ChipDebug

PotatoPie 4.0 实验教程(20) —— FPGA实现摄像头图像转灰度图像(RGB2Gray)-ChipDebug

PotatoPie 4.0 实验教程(20) —— FPGA实现摄像头图像转灰度图像(RGB2Gray)-ChipDebug

+5

PotatoPie 4.0 实验教程(20) —— FPGA实现摄像头图像转灰度图像(RGB2Gray)-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新169次阅读

PotatoPie 4.0 实验教程(22) —— FPGA实现摄像头图像对数(log)变换

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361什么是图像的log变换？总的来说，对数变换是一种常...

PotatoPie 4.0 实验教程(22) —— FPGA实现摄像头图像对数(log)变换-ChipDebug

PotatoPie 4.0 实验教程(22) —— FPGA实现摄像头图像对数(log)变换-ChipDebug

PotatoPie 4.0 实验教程(22) —— FPGA实现摄像头图像对数(log)变换-ChipDebug

+4

PotatoPie 4.0 实验教程(22) —— FPGA实现摄像头图像对数(log)变换-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新136次阅读

PotatoPie 4.0 实验教程(24) —— FPGA实现摄像头图像中心差分变换

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361为什么要对图像进行中心差分变换？对图像进行中心...

PotatoPie 4.0 实验教程(24) —— FPGA实现摄像头图像中心差分变换-ChipDebug

PotatoPie 4.0 实验教程(24) —— FPGA实现摄像头图像中心差分变换-ChipDebug

PotatoPie 4.0 实验教程(24) —— FPGA实现摄像头图像中心差分变换-ChipDebug

+2

PotatoPie 4.0 实验教程(24) —— FPGA实现摄像头图像中心差分变换-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布60次阅读

ERROR:JTAG resource = JTAG_USER1 has beenoccupied

解决方案：请查看interface designer中添加了几个JTAG。一般在使用debug时选择的jtag与interface中的JTAG有冲突。如下图，如果两...

ERROR:JTAG resource = JTAG_USER1 has beenoccupied-ChipDebug

ERROR:JTAG resource = JTAG_USER1 has beenoccupied-ChipDebug

ERROR:JTAG resource = JTAG_USER1 has beenoccupied-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新17次阅读

ERROR: Failed polling ready for burst read due to timeout = 5.0 s

原因：可能没有用连续时钟采样。或者时序质量问题，比如抖动太大或者幅度不对。

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前更新285次阅读

已解决ip核显示灰色不可用，请各位大佬帮忙解答下

添加ip后如图片所示，全部为灰色，芯片型号是一样的，vivado版本也是一样的

评分

等级-LV3-ChipDebug

2年前更新80次阅读

PotatoPie 4.0 实验教程(33) —— FPGA实现摄像头图像二值化腐蚀效果

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361图像二值化腐蚀处理有什么作用？图像二值化腐蚀处...

PotatoPie 4.0 实验教程(33) —— FPGA实现摄像头图像二值化腐蚀效果-ChipDebug

PotatoPie 4.0 实验教程(33) —— FPGA实现摄像头图像二值化腐蚀效果-ChipDebug

PotatoPie 4.0 实验教程(33) —— FPGA实现摄像头图像二值化腐蚀效果-ChipDebug

+1

PotatoPie 4.0 实验教程(33) —— FPGA实现摄像头图像二值化腐蚀效果-ChipDebug

评分

上一页 1…40 414243 44…1068 下一页跳转