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mscststs
4年前更新
45次阅读
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Xilinx SRL16E 使用详解
在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合...
FPGA常见问题
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mscststs
4年前更新
74次阅读
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PCIe传输速率和可用带宽(吞吐量)计算
几个概念：
传输速率为每秒传输量GT/s，而不是每秒位数Gbps，是因为传输量包括不提供额外吞吐量的开销位，比如PCIe 1x和PCIe 2x...
FPGA常见问题
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mscststs
4年前更新
65次阅读
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FPGA学习-FIFO深度H的计算
介绍：
对于fifo来说，H的设置至关重要。既要保证功能性，不溢出丢数，也要保证性能流水。深度设置过小会影响功能，过大又浪费资源。因此，总结下fifo设计中深度H的计算。
一、同步sync fifo
1.1 流控反压后不溢出
FPGA常见问题
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mscststs
4年前更新
33次阅读
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verilog基础—规范化参数定义parameter
采用parameter可以让程序变得可维护性，所以在verlog中，尽量在有数据可能发生变动的地方，设置为parameter，以免以后又从头开始...
+3
FPGA常见问题
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mscststs
4年前更新
27次阅读
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Verilog学习笔记
取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同...
FPGA常见问题
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Sahara
4年前更新
85次阅读
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基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）
基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）最近学习了一下关于DDS的相关知识，本篇概要记录一下自己的理解与实...
+3
FPGA常见问题
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Sahara
4年前更新
37次阅读
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移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；...
FPGA常见问题
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Sahara
4年前更新
123次阅读
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Vivado中FFT IP核的使用
FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音...
+3
FPGA常见问题
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Sahara
4年前更新
86次阅读
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FPGA设计中常用的经典方法及技巧
流水线设计
基本概念
流水线处理源自现代工业生产装配线上的流水作业，是指将待处理的任务分解为相对独立的、可以顺序执行的而又...
+10
FPGA常见问题
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Sahara
4年前更新
85次阅读
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FPGA学习— Verilog快速入门
Verilog HDL（Hardware Description Language）是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，具有灵活性高、易学...
+21
FPGA常见问题
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Sahara
4年前更新
25次阅读
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System Verilog中fork…join、join_none和join_none的用法和解析
标准的Verilog对语句有两种分组方式——使用begin…end或fork…join，begin…end中的语句以顺序方式执行，而fork…join中的语句则以并发方式执行。后者的不足是必须等fork…join内的所有语句都执行完以后才能继续块内后续的处理。因此，在Verilog的测试平台中...
FPGA常见问题
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jenmyliu
4年前更新
75次阅读
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双线性插值算法公式分析及FPGA实现初步构架
一、双线性插值概述
双线性插值作为OpenCV中默认使用的图像缩放算法，其效果和速度都是不错的。并且效果也比较稳定，计算复杂度并不算太高。我看了很多网上的算法，自己也没看太懂，下面是从网上找的双线性插值 算法的讲解。 “图像的双线性插值放大...
FPGA常见问题
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jenmyliu
4年前更新
12次阅读
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FPGA学习-从D触发器的角度说明建立和保持时间
从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...
FPGA常见问题
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jenmyliu
4年前更新
436次阅读
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FPGA学习-PL控制PS端DDR的设计
构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...
+85
FPGA常见问题
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jenmyliu
4年前更新
54次阅读
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Xilinx 7 系列FPGA 的存储资源优势
设计中存储资源的使用 不同的用户可能需要不同容量的RAM来构建他们的特定应用。所以FGPA底层的RAM基块大小就是一个...
+4
FPGA常见问题
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jenmyliu
4年前更新
62次阅读
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FPGA开发流程每一环节的物理含义和实现目标
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当...
+15
FPGA常见问题
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jenmyliu
4年前更新
45次阅读
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FPGA入门-查找表结构和乘积项结构
查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线...
+3
FPGA常见问题
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jenmyliu
4年前更新
520次阅读
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FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法
VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...
FPGA常见问题
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jenmyliu
4年前更新
49次阅读
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FPGA静态时序分析—IO口时序
1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛...
+5
FPGA常见问题
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Simeone_xu
4年前更新
680次阅读
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基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享
这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA...
+1
Xilinx-AMD
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Zack
4年前更新
320次阅读
关注
易灵思FPGA–PLL资源
易灵思FPGA之PLL简介 一.PLL简介 1--PLL 是什么 2--工作原理 二.常见FPGA器件PLL资源概况 1--Xilinx 2--Altera 3--Lattice 三.易...
+22
易灵思(Elitestek)
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Zack
4年前更新
441次阅读
关注
基于易灵思开发板RiscV的调试流程
基于易灵思开发板RiscV的调试流程一、相关环境准备1.软件Install2.硬件Device二、硬件环境搭建1.开发板连接2.下载代码到开发板三...
+16
易灵思(Elitestek)
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Zack
4年前更新
41次阅读
关注
备忘录–基于FPGA的CRC校验
基于FPGA的CRC校验实现 一、CRC概述 二、实现原理 三、代码实现 四、备忘录
一、CRC概述 已经有大量的文章中解释了CRC的原理实现...
易灵思(Elitestek)
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Zack
4年前更新
205次阅读
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易灵思FPGA MCU软核RiscV的试错小结
易灵思RiscV的试错小结一、环境二、Eclipse Error1. make: *** No rule to make target '../../../bsp//include/soc.mk'. Stop...
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易灵思(Elitestek)
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jenmyliu
4年前更新
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易灵思FPGA—LVDS资源使用
易灵思FPGA的LVDS设置使用一、LVDS概述二、IP调用三.代码定义小结一、LVDS概述LVDS，Low Voltage Differential Signaling，低...
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jenmyliu
4年前更新
67次阅读
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易灵思FPGA–设计笔录不间断更新
应用小技巧 软件设计部分 硬件设计部分
软件设计部分
1. DDR的硬核里有自动校准和OCT设置；
LPDDR最低可以跑100M，DDR最低可以跑...
易灵思(Elitestek)
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jenmyliu
4年前更新
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基于易灵思FPGA的呼吸灯
基于FPGA的PWM实现一 .原理概述二 .代码实现一 .原理概述PWM，Pulse Width Modulation，脉冲宽度调制，也就是说脉冲波形的占空比是可以调节。呼吸灯顾名思义，随着呼吸的节奏，灯也是逐步变亮和变灭，这是两个步骤。我们将开始点亮和最亮这段时间，无限等分，...
易灵思(Elitestek)
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yzllee
4年前更新
136次阅读
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易灵思FPGA–Programming Mode
易灵思FPGA下载模式的选择 一、下载模式概述 二、 实际中遇到的问题 1. SPI Active 2. SPI passtive 3. SPI JTAG 4. SPI Active ...
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yzllee
4年前更新
227次阅读
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易灵思FPGA–Error 错误集锦
试错集合 一.引脚锁定设置 1.LVDS 2.MIPI 3.IO bank 4.PLL 二.IP-Manager 三.综合/布局布线 三.下载编程
一.引脚锁定设置
1.LVDS...
+12
易灵思(Elitestek)
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yzllee
4年前更新
174次阅读
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易灵思FPGA-项目设计指南一
易灵思FPGA-项目设计指南一原理背景模块实例例化顶层和做时序约束强调原理背景我们以往的做工程的是习惯，先完成代码端的任务...
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易灵思(Elitestek)
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