SOC FPGA论坛首页-ChipDebug-第64页

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4年前更新34次阅读

FPGA应用边界不断拓宽优质赛道价值凸显,国产FPGA步入加速期

随着5G、AIOT等行业的兴起，国产FPGA厂商竞争力提升，有望迎来业绩的爆发期。FPGA相比较于其他通用逻辑器件或者ASIC，在灵活性、...

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4年前更新21次阅读

AMD 将用可编程逻辑和赛灵思的其他IP做什么？FPGA，何去何从？

【AMD 将用可编程逻辑和赛灵思的其他IP做什么？】AMD 以及数据中心的任何主要芯片设计师都不清楚他们从第三方获得了多少 IP 块的...

AMD 将用可编程逻辑和赛灵思的其他IP做什么？FPGA，何去何从？-ChipDebug

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4年前更新101次阅读

FPGA, CPU, GPU, ASIC区别，FPGA为何这么牛

一、为什么使用 FPGA？
众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和 Web 服务的规模却在指数级增长。
人们使...

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4年前更新24次阅读

带你深入了解GPU、FPGA和ASIC

人工智能包括三个要素：算法，计算和数据。对人工智能的实现来说，算法是核心，计算、数据是基础。在算法上来说，主要分为工程学法和模拟法。
工程学方法是采用传统的编程技术，利用大量数据处理经验改进提升算法性能；模拟法则是模仿人类或其他生物所用的方...

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4年前更新12次阅读

FPGA设计方法比ASIC好在哪里

一旦仅用于胶合逻辑，FPGA已经发展到可以在单个器件上构建片上系统（SoC）设计的程度。门和功能的数量急剧增加，以与传统上仅通过ASIC设备提供的功能相竞争。本文介绍了FPGA设计方法优于ASIC的一些优势，包括早期上市，轻松过渡到结构化ASIC，以及降低NRE成本...

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浅谈FPGA、ARM、ASIC及SOC的区别？

1、ASIC
ASIC即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和 FPGA（现场可编程逻辑门阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫...

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4年前更新39次阅读

FPGA学习、一起来了解一下FIFO！

一：fifo是什么
FIFO的完整英文拼写为FirstIn First Out，即先进先出。FPGA或者ASIC中使用到的FIFO一般指的是...

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4年前更新15次阅读

都说FPGA高端，它到底能干啥？

FPGA 我们能用它做什么，我们学会它之后在未来我可以从事哪些领域的工作？
这个问题我觉得是大家最想要关注的问题，因为兴趣是最好的老师，如果你发现 FPGA 所能从事的领域你压根就不感兴趣，那么你去学习它就有可能是在浪费时间，比如你将来想当个会计，你想...

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4年前更新41次阅读

FPGA的深度学习硬件架构平台的研究现状分析

FPGA深度学习的方向概述
传统的CNN（Tensorflow、caffe）是在GPU、CPU上面进行的，但因为其功耗高、散热不好、价格昂...

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学点不一样的技术：FPGA可重构技术——FPGA芯片

FPGA可重构技术就是通过上位机控制在FPGA运行过程中加载不同的Bitstream文件，FPGA芯片根据文件内的不同逻辑将内部的资源全部或...

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4年前更新438次阅读

MIPI DSI 接口协议介绍

MIPI（移动行业处理器接口）是Mobile Industry Processor Interface的缩写。MIPI（移动行业处理器接口）是MIPI联盟发起的为移动...

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4年前更新59次阅读

FPGA学习笔记

1、clk中为什么用posedge而不用negedge?
（1）、一般情况下，系统中统一用posedge避免用negedge，降低设计的复杂度，可减少出错...

FPGA学习笔记-ChipDebug

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4年前更新48次阅读

FPGA学习-8B/10B编码

8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter F...

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FPGA学习-AXI总线协议时序

由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。(...

FPGA学习-AXI总线协议时序-ChipDebug

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Xilinx FPGA PCIE之DMA

PCIe 在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...

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4年前更新65次阅读

FPGA 时序约束一如何查看时序错误

‍
1、时序错误的影响
一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时，表示时序约束出现违例，...

FPGA 时序约束一如何查看时序错误-ChipDebug

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FPGA时序约束之时钟周期约束

1. 时钟周期约束：时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...

FPGA时序约束之时钟周期约束-ChipDebug

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FPGA时序约束理论之伪路径

1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...

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FPGA学习-关于延迟的用法

1.0延时
Verilog和VHDL是一种基于实际电路进行设计的硬件描述语言，所以在设计时，要更多的基于实际电路去考虑延时的添加。
在实...

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中国FPGA芯片技术解析

FPGA可用于处理多元计算密集型任务，依托流水线并行结构体系，FPGA相对GPU、CPU在计算结果返回时延方面具备技术优势。
计算密集...

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4年前更新201次阅读

CAN总线为什么要有两个120Ω的终端电阻

CAN总线为什么要有两个120Ω的终端电阻
CAN总线两端必须连接终端电阻才可以正常工作，终端电阻应该与通讯电缆的阻抗相同，典型值...

CAN总线为什么要有两个120Ω的终端电阻-ChipDebug

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FPGA学习-FIFO使用小结

FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要...

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FPGA学习-m序列信号发生器

1.m序列简介
m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中...

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Vivado工程经验与时序收敛技巧

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...

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FPGA开发中时序不满足（建立时间）的典型案例及解决方法

原先的时序报告：
根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop....

FPGA开发中时序不满足（建立时间）的典型案例及解决方法-ChipDebug

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4年前更新169次阅读

FPGA数字信号截位分析和位宽设计

FPGA数据在进行乘加过程中会面临这数据位宽变大的问题，然而硬件资源是有限的，需要对数据最终位宽进行设计，这就会面临着位宽的...

FPGA数字信号截位分析和位宽设计-ChipDebug

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4年前更新43次阅读

DDR3地址和容量计算、Bank理解

DDR3 地址线
DDR3为减少地址线，把地址线分为行地址线和列地址线，在硬件上是同一组地址线；地址线和列地址线是分时...

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4年前更新36次阅读

FPGA学习和发展方向

FPGA学习重点
1. 看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样...

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4年前更新364次阅读

Vivado修改IP源文件的注意事项

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。这种修改不能直接修...

Vivado修改IP源文件的注意事项-ChipDebug

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4年前更新54次阅读

FPGA学习-CRC校验

一、CRC原理。
CRC校验的原理非常简单，如下图所示。
其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2...

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