SOC FPGA论坛首页-ChipDebug-第74页

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4年前更新91次阅读

已解决基于xilffs从SD卡复制文件到eMMC Flash,无法挂载 eMMC盘区

无法从SD卡跳转到eMMC区域，进行FATFS系统操作，无论如何挂载，最后拷贝的文件都出现在SD卡中

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作者1

未找到相关的寄存器进行配置，实现跳转

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8年前发布90次阅读

LATTICE FPGA所有定义为NC的引脚是否真的没有连接任何东西？如果PCB上的走线直接通过MachXO2中的NC引脚互连，会不会有什么问题？

LATTICE FPGA所有定义为NC的引脚是否真的没有连接任何东西？如果PCB上的走线直接通过MachXO2中的NC引脚互连，会不会有什么问题？

Lattice-莱迪斯

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8年前发布90次阅读

CPLD CurrRundXPLA-哪一个CoalRunter（XPLA1，XPLA2，XPLA3，CoolRunner II）器件具有ISP或JTAG/边界扫描能力？

描述哪些CoolRunner器件支持ISP或边界扫描操作？解决方案CurraseISP和JTAG/边界扫描支持所有的CoolRunner II（XC2C32、XC2C64、XC2C128、XC2C256、XC2C38、XC2C512）都是JTAG 1532兼容的。这些器件是通过JTAG抽头引脚和支持旁路，采样/预加载，ExtTimes，测试...

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8年前发布90次阅读

CPLD——如何使用ABEL、Verilog或VHDL实现CPLD的锁存器？

描述一般描述：如何使用ABEL、Verilog或VHDL实现一个锁存器？解决方案下面的代码演示如何创建注册和组合锁存器ABEL：//挂号锁存器模块顶部DATA0引脚；插销使能销；Out0PIN istype“Reg”；方程Out0:= DATA0；OUT0.LH =锁存使能；端盖//组合锁存器模块锁存器数...

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8年前发布90次阅读

串行快速IO GN2-属性默认值

描述下面的端口不是从GUI配置的，默认值是什么？端口N错误和状态CSR位29（空闲序列）和位30（空闲序列2启用）端口N控制CSR位29～27（初始化端口宽度），位26-24（端口宽度超驰），位23（端口禁用），位22（端口使能），位21（输入端口使能），位20（错误检查...

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8年前发布90次阅读

安装 – 当我尝试安装Vivado时，我收到一条错误消息，说“Xilinx安装程序的另一个实例已在运行。无法运行安装程序的两个实例'

描述当我尝试安装Vivado时，收到以下错误： Xilinx软件设置 Xilinx安装程序的另一个实例已在运行。无法运行安装程序的两个实例。我找不到运行Vivado安装程序的另一个实例。我应该寻找什么？什么是安装程序，以确定是否有另一个实例在运行？解如果Vivado安...

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8年前发布90次阅读

在Program嵌入式系统时如何启用u-Boot调试消息？

描述在Program嵌入式系统时如何启用u-Boot调试消息？解在尝试调试嵌入式设计上的FLASHProgram问题时，启用U-Boot调试消息会有很...

在Program嵌入式系统时如何启用u-Boot调试消息？-ChipDebug

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Petalinux 2014.4 – Linux内核无法启动Zynq PS UART和AXI UART-16500

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8年前发布90次阅读

如何为第三方仿真器编译Vivado仿真库？

描述在开始使用Vivado仿真器以外的仿真器之前，必须为目标仿真器编译Xilinx仿真库。本文介绍如何实现此目的。解基于Xilinx HDL...

如何为第三方仿真器编译Vivado仿真库？-ChipDebug

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8年前发布90次阅读

Zynq-7000电源 – MIO Bank 1电压选择是否应拉高至Vcco_MIO0或Vcco_MIO1？

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8年前发布90次阅读

12.3 EDK，MicroBlaze – 禁用高速缓存时，AXI IC或DC接口无输出

描述当使用带有C_USE_DCACHE的MicroBlaze AXI IC或DC接口，C_USE_ICACHE ='0'，或者当C_ICACHE_ALWAYS_USED或C_DCACHE_ALWAYS_USED = 0且通过软件禁用高速缓存时，这些端口没有事务。我该如何解决这个问题？解 MicroBlaze需要包含缓存逻辑，以使用AXI IC和DC...

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8年前发布90次阅读

Xilinx ISE实施工具解决方案中心 – 设计助理的PACK部分

问题描述请参考以下内容以了解有关Xilinx ISE实施工具的PACK部分的更多信息，或查找有关调试当前遇到的问题的帮助。注意：本答复记录是Xilinx ISE实施工具的设计助手部分（Xilinx答复34756）的一部分解决/修复方法中心（Xilinx答复34752） Xilinx ISE实施解...

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7年前发布90次阅读

XLININX FPGA 的HLS Stream应用中 Byte Write Enable 怎么用?

思考空间如果要修改hls_stream对应的FIFO的深度，该采用哪个directive?可以用STREAM修改FIFO的深度。可以在GUI下操作，也可以直...

XLININX FPGA 的HLS Stream应用中 Byte Write Enable 怎么用?-ChipDebug

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7年前发布90次阅读

Alveo数据中心加速卡 – 将卡恢复为出厂映像

问题描述如何将Alveo数据中心加速卡返回工厂发货的图像？解决/修复方法将Alveo数据中心加速卡上的Quad SPI部件的内容返回到出厂映像有两种可能的路径。本答案提供了一般性说明，并提供了逐步说明的文档参考。通过Xilinx运行环境重置Alveo数据中心加速卡： ...

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4年前更新90次阅读

如何正确地在VHDL中实例化SB_RGBA_DRV？

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Lattice-莱迪斯

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6年前发布90次阅读

关于quartus ii的双口RAM的ipcore的读写问题

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4年前发布90次阅读

ECP5 如何加密的同时也压缩bit流文件

ECP5 如何加密的同时也压缩bit流文件，现在测试加密了的同时勾选压缩，则生成的bit文件可以下载但是不能运行

Lattice-莱迪斯

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4年前更新90次阅读

FPGA设计中常用的经典方法及技巧

流水线设计
基本概念
流水线处理源自现代工业生产装配线上的流水作业，是指将待处理的任务分解为相对独立的、可以顺序执行的而又...

FPGA设计中常用的经典方法及技巧-ChipDebug

FPGA设计中常用的经典方法及技巧-ChipDebug

FPGA设计中常用的经典方法及技巧-ChipDebug

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FPGA常见问题

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FPGA设计中RAM和ROM初始化的方法

FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据，根据使用场景不同有不同的初始化方法。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0.
RAM的初始化方法
方法1：小型RAM复位时按地址写入初...

FPGA常见问题

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2年前更新90次阅读

提问NIOS II 使用Remote Update跳转一直重启

NIOS II 使用Remote Update跳转一直重启-ChipDebug

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等级-LV3-ChipDebug

2年前更新90次阅读

PotatoPie 4.0 实验教程(30) —— FPGA实现摄像头图像中值滤波

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361中值滤波是什么？图像的中值滤波是一种非线性图像...

PotatoPie 4.0 实验教程(30) —— FPGA实现摄像头图像中值滤波-ChipDebug

PotatoPie 4.0 实验教程(30) —— FPGA实现摄像头图像中值滤波-ChipDebug

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已解决ELF2使用AST硬核时报错SYN-8207

AST硬核在空闲的时候默认会发送K码，我想让他在空闲的时候不发送K码，所以想用一个与门将AST的ast_tx在空闲时设置为高，但是会报错，提示ast_tx没有连接到引脚，感觉像不允许操作这个IP核的输出，我想问问有没有什么办法能让AST在空闲的时候不发送K码。

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Cadence Allegro PCB如何取消走线记忆功能?

Cadence Allegro PCB如何取消走线记忆功能?
问题描述：
在设计过程中，有时可能会Options侧边栏中手动修改走线线宽，但Allegro P...

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

Cadence Allegro PCB如何取消走线记忆功能?-ChipDebug

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1年前发布90次阅读

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计

引言针对使用 HDMI 多路复用中继器的用户，本文提供了如何通过精心设计印刷电路板 (PCB) 来实现器件全部性能最优化的设计指导...

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

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11个月前更新90次阅读

FPGA基础：一文吃透CRC算法（上）

前言在很多以太网、SATA 或其他高速接口项目中，我们经常会接触到 CRC（循环冗余校验）。通常，工程师会通过网站或软件工具生成...

FPGA基础：一文吃透CRC算法（上）-ChipDebug

FPGA基础：一文吃透CRC算法（上）-ChipDebug

FPGA基础：一文吃透CRC算法（上）-ChipDebug

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4年前更新89次阅读

半导体零部件行业间研究：行业高景气，国产替代空间广阔

一、半导体零部件——半导体设备之基石半导体精密零部件是半导体设备行业的基石。半导体零部件是指在材料、结构、工艺、品质和...

半导体零部件行业间研究：行业高景气，国产替代空间广阔-ChipDebug

半导体零部件行业间研究：行业高景气，国产替代空间广阔-ChipDebug

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FPGA新闻资讯

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4年前更新89次阅读

Xilinx FPGA中HP HR HD bank分别是什么用途

在开发FPGA绑定管脚时，经常会看到HP Bank、HR Bank和HD Bank，它们分别是什么意思？分别可以适用于哪些应用个？
...

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

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2年前发布89次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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提问求大佬们指点

我的本科毕业选题是基于FPGA的能完成FFT运算的简易频谱仪，我之前并没有怎么接触过FPGA相关内容，目前正在学习Verilog的语法和设计流程，也在网上一直找资料但是还是觉得非常茫然无从下手，想问一下各位大佬我应该从那些东西学起才能完成我这个毕设以及哪里可...

FPGA常见问题

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XL_易灵思FPGA

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2年前更新89次阅读

Running Debugger Step 3 fail. See exit code and exit status

ERROR, Failed in design check.周四七月 18 24 21:43:48 - C:/Efinity/2024.1/python311/bin/python.exe finished. Exit code ...

Running Debugger Step 3 fail. See exit code and exit status-ChipDebug

易灵思(Elitestek)

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