SOC FPGA论坛首页-ChipDebug-第780页

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3个月前更新54次阅读

通过具体案例介绍墨水屏的LUT、不同驱动芯片间的LUT移植及局刷参数调整

1、墨水屏玩家遇到的问题
玩儿墨水屏电子价签的朋友，应该有不少人都遇到了一个同样的问题，同一个尺寸的屏幕，型...

通过具体案例介绍墨水屏的LUT、不同驱动芯片间的LUT移植及局刷参数调整-ChipDebug

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ELink墨水屏电子纸

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3个月前发布16次阅读

提问请教一下FPGA固化bitfile问题

软件环境：Vivado&Vitis 2022.1硬件环境：自己做的板子，XC7Z200T，BOOT模式通过上下拉被固定为QSPI模式；问题：现在需要固...

请教一下FPGA固化bitfile问题-ChipDebug

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FPGA常见问题

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湖南米艾西测控技术有限公司

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1个月前发布6次阅读

长沙+FPGA（偏向 PS 端嵌入式 Linux）

工作职责：1.FPGA应用架构设计，代码编写，文档整理；2.参与FPGA开发工作，负责芯片接口与通用通信接口功能实现；3.负责数据采集与信号处理相关产品内部逻辑与算法开发；4.FPGA仿真、调试、可靠性完备性验证；5.将独立完整功能代码IP化，实现代码的可复用性；...

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叉烧豚骨面

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1个月前发布6次阅读

vivado后仿发现问题

这样的话不应该delay要延迟一个周期吗，后仿发现只延迟一点点，不够一个周期啊

vivado后仿发现问题-ChipDebug

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1个月前发布5次阅读

synopsys vip uart 如何使用？

哪位大佬知道S家的vip如何使用？

FPGA常见问题

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20天前发布0次阅读

提问Vivado26.1开始必须要许可证了，但是官网没有获取方式？

打算26.1尝个鲜，官网说什么新的许可等级，没太在意然后没想到一启动Vivado就有惊喜：即使用最基础的功能，也需要许可证。倒是通...

Vivado26.1开始必须要许可证了，但是官网没有获取方式？-ChipDebug

Vivado26.1开始必须要许可证了，但是官网没有获取方式？-ChipDebug

Vivado26.1开始必须要许可证了，但是官网没有获取方式？-ChipDebug

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20天前发布0次阅读

提问突然识别不到自定义IP了

用了很久Vivado了，也用过很多次自定义ip，还是第一次碰到这种问题。又去回炉了自定义IP的创建方法,按照教程重新创建和设置IP仓...

突然识别不到自定义IP了-ChipDebug

突然识别不到自定义IP了-ChipDebug

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4年前更新38次阅读

三星计划2025年量产2nm芯片，2027年量产1.4nm芯片

随着近日最新出产的高性能芯片大量使用4nm工艺，不少厂商的3nm制程工艺也被提上日程，正式进入到了测试阶段，也预计将在2023年年...

三星计划2025年量产2nm芯片，2027年量产1.4nm芯片-ChipDebug

三星计划2025年量产2nm芯片，2027年量产1.4nm芯片-ChipDebug

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4年前更新26次阅读

包含大量进口芯片，乌克兰曝俄国防采购清单意欲何为？

随着近期乌克兰加入北约的申请陆续被多数北约成员同意，俄罗斯方面也同时批准了顿涅茨克、卢甘斯克等4地区分别作为联邦主体加入...

包含大量进口芯片，乌克兰曝俄国防采购清单意欲何为？-ChipDebug

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4年前更新56次阅读

中国芯片大省排名，看到第二名时我惊呆了！

甘肃、宁夏、陕西⋯⋯
论及西部地区的产业经济发展，您或许不会首先想到高科技，尤其是芯片这样的产业，但事实正越来越超出大多...

中国芯片大省排名，看到第二名时我惊呆了！-ChipDebug

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4年前更新32次阅读

突发：全面限制中国芯片！重点针对：中芯国际、长江存储、长鑫存储！

10月7日，美国对向中国出售半导体和芯片制造设备发布了全面限制。
美国商务部标题：Commerce Implements New Export Control...

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4年前更新49次阅读

美国最新一轮半导体出口管制要点和细节

导语：最新情况显示，美国商务部工业和安全局（BIS）在其官网公布了一系列更全面的出口管制新规，欲限制中国获得先进计算芯片、...

美国最新一轮半导体出口管制要点和细节-ChipDebug

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4年前更新64次阅读

Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（1）

为便于说明，我们用一个较为简单的算法——累加运算为例。假设每帧数据长度为4，累加运算就是求取这4个数据的和，如下图所示。不...

Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（1）-ChipDebug

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4年前更新48次阅读

Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（2）

方式3：借助Stream实现AXI4 Stream接口Vitis HLS专门提供了stream库，若函数形参为stream类型，那么默认情形下Vitis HLS会将其映...

Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（2）-ChipDebug

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4年前更新64次阅读

如何在Xilinx FPGA开发工具HLS中使用AXI4-Stream接口

AXI4-Stream接口在进行数据传输时是顺序传输的，类似于FIFO，先进先出，这意味着需要映射为AXI4-Stream接口的函数形参只能被读取...

如何在Xilinx FPGA开发工具HLS中使用AXI4-Stream接口-ChipDebug

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4年前更新108次阅读

Xilinx FPGA开发工具Vitis Library你用了吗？

对于传统的RTL代码开发方式，Vivado提供了很多IP，这些IP已经通过验证，可以快速地布署在用户的设计中，从而加速开发进程，缩短...

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4年前更新44次阅读

用硬件思维描述Xilinx FPGA开发工具HLS设计

ESL (Electronic System Level)设计理念最早可追溯至2001年，其核心思想是通过高层次语言如C/C++或图形设计工具描述或搭建系统行...

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4年前更新105次阅读

Xilinx FPGA开发工具Vitis HLS 2022.1：如何阅读C Synthesis生成报告

相比于Vivado HLS，Vitis HLS在C Synthesis之后生成的报告内容更加丰富，更有利于工程师对设计进行分析。这里我们以Vitis HLS 20...

Xilinx FPGA开发工具Vitis HLS 2022.1：如何阅读C Synthesis生成报告-ChipDebug

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4年前更新12次阅读

Xilinx FPGA 开发工具Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环。如果是循环，要求循环边界是固定常数，若循环...

Xilinx FPGA 开发工具Vitis HLS 2022.1新特性： performance pragma-ChipDebug

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4年前更新23次阅读

Xilinx FPGA AI开发工具AIE(20)—Packet Switching（2）

实际应用packet switching时，数据由PL侧生成通过PL Interface传递给AIE Kernel。这就要求PL侧需要按照packet的格式发送数据。...

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4年前更新47次阅读

Xilinx FPGA AI开发工具AIE(19)—Packet Switching（1）

多个stream数据流可以共享一个物理通道，这个物理通道可以是PL到AIE也可以是AIE到PL。这样的好处是节省了PL接口，尤其适用于低带...

Xilinx FPGA AI开发工具AIE(19)—Packet Switching（1）-ChipDebug

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4年前更新24次阅读

Xilinx FPGA AI开发工具AIE(18)—更新RTP（2）

如前所述，RTP也可以是数组。我们看一下数组为RTP的一个例子。如下图所示，HLS Kernel random_noise产生输入数据传递给AIE Ker...

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4年前更新42次阅读

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）

AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time Parameter）。AIE支持两种类型的RTP，一种是异步...

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4年前更新78次阅读

Xilinx FPGA开发工具Vivado Synthesis的各种流程讲解

全局综合（Global Synthesis）全局综合意味着整个设计在一个Synthesis Design Run流程中完成，这样会带来几个好处。一是使得综...

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4年前更新458次阅读

xilinx FPGA开发工具Vivado下查看芯片资源

在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。通常，Xilinx对于每个系列的FPGA都会有对应的选型手册...

xilinx FPGA开发工具Vivado下查看芯片资源-ChipDebug

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4年前更新40次阅读

xilinx FPGA 跟I/O相关的几个tcl命令分享

设计分析时，我们除了查看资源利用率、时序指标、功耗等基本信息之外，有时也需要查看跟输入/输出管脚相关的信息，此时，就要用...

xilinx FPGA 跟I/O相关的几个tcl命令分享-ChipDebug

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4年前更新13次阅读

基于机器学习的资源评估

Vivado 2022.1已正式发布，今天我们就来看看其中的一个新特性。基于机器学习的资源评估对于Vivado IP Catalog中的IP，在2022.1...

基于机器学习的资源评估-ChipDebug

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4年前更新25次阅读

Xilinx FPGA 功耗评估工具 XPE中的routing complexity怎么填？

在对Xilinx FPGA设计进行功耗评估时，都要用到XPE（Xilinx Power Estimator）。从2015.4版本开始，针对UltraScale/UltraScale+...

Xilinx FPGA 功耗评估工具 XPE中的routing complexity怎么填？-ChipDebug

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4年前更新50次阅读

Xilinx FPGA开发工具 Vivado机器学习策略怎么用

Vivado机器学习策略随着版本的更新也一直在演进，在最新发布的2022.1版本中，机器学习策略的用户友好性进一步增强。使用机器学...

Xilinx FPGA开发工具 Vivado机器学习策略怎么用-ChipDebug

Xilinx FPGA开发工具 Vivado机器学习策略怎么用-ChipDebug

Xilinx FPGA开发工具 Vivado机器学习策略怎么用-ChipDebug

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4年前更新45次阅读

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？

在DFX设计中，我们要手工布局（floorplan）完成面积和位置约束；在非DFX设计中，有时为了实现时序收敛，我们也会用手工布局的方...

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？-ChipDebug

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？-ChipDebug

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？-ChipDebug

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？-ChipDebug

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