SOC FPGA论坛首页-ChipDebug-第980页

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等级-LV1-ChipDebug

7年前发布1次阅读

12.1发布说明 – 时序 – 时序分析器是否提供DCM生成的外部时钟的相移信息？

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等级-LV1-ChipDebug

7年前发布1次阅读

6.1 EDK mb-gcc – 如何生成包含C和ASM部分调试信息的ELF文件？

问题描述关键字：gcc，-g，-gstabs 解决/修复方法

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等级-LV1-ChipDebug

7年前发布30次阅读

3.2 EDK，LibGen – “错误：MDT – 整数值太大而不能代表……”

问题描述关键词：LibGen，XPS，EDK，3.2，MDT，TCL 解决/修复方法 http://www.xilinx.com/txpatches/pub/documentation/misc/xillib.zip

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等级-LV1-ChipDebug

7年前发布6次阅读

7.1i CORE Generator – 使用XIL_CG_LICENSE_DIR变量找不到新的IP核许可证

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等级-LV1-ChipDebug

7年前发布6次阅读

3.2 EDK – GDB非常慢;每条指令大约需要0.3秒，初始化BSS大约需要4分钟

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等级-LV1-ChipDebug

7年前发布20次阅读

11.1 EDK – SmartModel中定义的PowerPC寄存器是什么？

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等级-LV1-ChipDebug

7年前发布126次阅读

请教FT600的USB3.0工作不稳定的问题

有没有人使用过FT600 的USB 3.0？？发现这个USB 长时间运行后，会不能工作，需要硬件复位才可以。

FPGA常见问题

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等级-LV2-ChipDebug

3年前更新88次阅读

LATTICE FPGA 软件diamond 为什么Reveal会添加一个名为GND_net的网络，其I / O属性无法更改？

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Lattice-莱迪斯

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等级-LV4-ChipDebug

3年前更新6次阅读

NIOS II常用函数整理

IO操作函数函数原型：IORD(BASE, REGNUM) 输入参数：BASE为寄存器的基地址，REGNUM为寄存器的偏移量函数说明：从基地址为BASE的设备中读取寄存器中偏移量为REGNUM的单元里面的值。寄存器的值在地址总线的范围之内。返回值：－函数原型：IOWR(BASE, REGNUM, D...

FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

3年前更新47次阅读

浅谈XILINX FPGA CLB单元之进位逻辑链

浅谈XILINX FPGA CLB单元之进位逻辑链（CARRY4原理分析，超前快速进位逻辑结构）
一、可配置逻辑块(Configurable Logic Block,...

浅谈XILINX FPGA CLB单元之进位逻辑链-ChipDebug

浅谈XILINX FPGA CLB单元之进位逻辑链-ChipDebug

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FPGA常见问题

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等级-LV4-ChipDebug

3年前更新13次阅读

PCIe扫盲——PCI总线中的Reflected-Wave Signaling

PCIe PCI Spec规定了每个PCI总线上最多可以连接多达32个PCI设备，但是实际上却远远达不到32个，33MHz的32位PCI总线一般只能连接10到12...

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

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FPGA CPLD资料源码分享

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3年前更新6次阅读

芯片战是一个重要的信号：为了霸权，一切皆可为！

不要浪费一次超大规模危机，迎接一生一次的机会
美国的海王气质又来了
不知道大家有没有这么一种生活体验，就是看到不用排队的核酸检测点，有一种无法抗拒的诱惑，想上去捅一下喉咙，然后起码可以保证自己24小时装逼卖萌大自由。
如今的美国，貌似对付起中国...

FPGA新闻资讯

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等级-LV1-ChipDebug

3年前更新14次阅读

Xilinx FPGA中HP HR HD bank分别是什么用途

在开发FPGA绑定管脚时，经常会看到HP Bank、HR Bank和HD Bank，它们分别是什么意思？分别可以适用于哪些应用个？
...

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

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等级-LV1-ChipDebug

3年前更新18次阅读

Xilinx MPSoC FSBL中的看门狗的用法总结

付汉杰 hankf@amd.com
Xilinx MPSoC的FSBL中使用了看门狗，避免单板进入异常后一直挂死。下面是FSBL关于看门狗的用法总结。
Vivado配置
Vivado中的PS配置中，如果使能了wdt，FSBL会自动使能看门狗。

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等级-LV1-ChipDebug

2年前更新98次阅读

AMBA–AHB总线协议学习及Verilog实现与仿真（一）

1、AHB总线概述
AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个...

AMBA--AHB总线协议学习及Verilog实现与仿真（一）-ChipDebug

AMBA--AHB总线协议学习及Verilog实现与仿真（一）-ChipDebug

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FPGA常见问题

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XL_易灵思FPGA

等级-LV2-ChipDebug

10个月前发布28次阅读

Error:invalid sample_cnt, probably error between communication with debug core.

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易灵思(Elitestek)

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等级-LV3-ChipDebug

2个月前更新167次阅读

PotatoPie V4.0 RGMII 千兆网 UDP传输教程

Internet（互联网）是全球范围内连接计算机网络的系统，它由大量的本地、区域和全球网络互连而成，使用统一的通信协议（TCP/IP）...

PotatoPie V4.0 RGMII 千兆网 UDP传输教程-ChipDebug

PotatoPie V4.0 RGMII 千兆网 UDP传输教程-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

3个月前更新58次阅读

Efinity优化策略

易灵思已经有专门的ppt把优化策略讲解完了。这里只是把操作再重新演示下，方便查阅用。
目前已经支持的优化选项如下图。其中为TI...

Efinity优化策略-ChipDebug

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易灵思(Elitestek)

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8年前发布317次阅读

请问下，LATTICE CPLD machXo2内部时钟晶振怎么用？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布13次阅读

我可以使用并行端口ispDOWNLOAD电缆使用USB并口端口适配器吗？

今天制造的计算机通常不包括并行端口。购买USB转并口转换电缆看起来是一个很有吸引力的选择，允许继续使用莱迪思并行端口下载电缆。不幸的是，这些转换电缆的目标是并行端口连接的打印机。转换电缆仅支持ECP和EPP打印机通信标准。莱迪思ispDOWNLOAD电缆不使用...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布59次阅读

为什么POST拟合方程不同于我的设计方程使用PAC设计器？

有时，输入方程与PoC设计者开发的后综合/拟合方程之间的关系不是直观的明显的。执行的操作的一些类型包括创建共享中间节点、组合公共表达式和重新组织表单（例如，将产品形式和的总和转化为和形式的乘积）。后综合/拟合方程应在功能上等同于所输入的设计方程...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布19次阅读

为什么寄存器的时钟速率比预期的更快？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布13次阅读

在LC4064V器件的情况下，可以通过LPC总线读取器件ID和供应商ID吗？

无法通过LPC总线读取设备ID和供应商ID。在ispMACH4000设备中，只有当设备位于JTAG链中时，才能读取设备ID和供应商ID。。如果设备不在JTAG链中，则无法读取它们。

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布55次阅读

如何在ispLEVER中设置我最喜欢的合成，模拟和编辑器？

ispLEVER工具随Synopsys的Synplify Pro综合工具（Lattice Device版本）和Aldec的Active-HDL（莱迪思版）仿真环境一起提供。这些工具仅支持莱迪思器件的开发。 ispLEVER还附带了自己的编辑环境，称为文本编辑器。
除了这些捆绑工具，ispLEVER还支持其他综合和...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布39次阅读

哪些类型的问题可能导致PLL失锁？

情况：
对于正确的PLL操作，莱迪思器件中PLL的CLKI输入频率在正常范围内，但PLL偶尔会失锁。
回答：
作为使用LatticeXP2器件的示例，请检查到达PLL输入引脚的CLK信号是否符合LatticeXP2数据手册中给出的CLKI输入规范。

Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布18次阅读

PROSIM挂上Win32错误（多个原因/分辨率）

描述PROSIM可以用Win32错误挂起：在两个案例中未处理的异常：1）重新启动仿真并重新运行包含声明如：“波Top.WFM SIG1 SIG2”。这有时是由于试图写入流名称而引起的。已经开放。2）使用“重启”命令。如果Viewlogic的话，Win32错误可能出现。DOS WorkVIEW工具...

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等级-LV2-ChipDebug

7年前发布9次阅读

OrCAD -DS32-VST -“Error -030，符号有不完整的PIN信息。”

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等级-LV2-ChipDebug

7年前发布14次阅读

CPLD XC9500 -当VCCIO为3.3伏特时，输入5伏耐受？

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等级-LV2-ChipDebug

7年前发布7次阅读

如何使用XCGIOFF强制IOB触发器和CLB触发器？（XC4000，斯巴达，斯巴达XL）

描述关键词：SypLIPIZE、Verilog、VHDL、Sypple、VITEX、SPARTAN2、VerTEXE、VerTEX-E紧迫性：标准一般描述：如何在XC4000、斯巴达、斯巴达XL中使用XCGIOFF来强制IOB触发器与CLB触发器？CLB触发器是被推到IOB的一个很好的候选对象，在下列情况下概述（Xilinx...

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等级-LV2-ChipDebug

7年前发布8次阅读

M1.4 NGDNNO -错误：非数字PIN号码“P90”发现。

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