SOC FPGA论坛首页-ChipDebug-第1014页

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7年前发布14次阅读

TQFP和PLCC封装中MAX 7000器件的绝对最大结温是多少？

TQFP和PLCC封装中MAX 7000器件的绝对最大结温与PQFP和RQFP封装相同。 PQFP和RQFP封装中MAX 7000器件的绝对最大结温如表13所示.MAX 7000 5.0 V器件绝对最大额定值MAX 7000可编程逻辑器件系列数据手册（PDF）。

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7年前发布7次阅读

为什么动态相位步长与Cyclone III器件的RTL仿真中的相移分辨率不匹配？

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7年前发布2次阅读

为什么我的Stratix IV器件在快速无源并行（FPP）配置期间表现出高于预期的VCC电流消耗？

当执行EP4SGX180，EP4SGX230，EP4SGX290，EP4SGX360，EP4SGX530，EP4SE230，EP4SE360，EP4SE530，EP4SE820，EP4S40G2，EP4S40G5，EP4S100G2，EP4S100G3，EP4S100G4，和EP4S100G5的Stratix的FPP配置®使用高DCLK频率IV器件，某些罕见的比特流模式可能导致器件...

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7年前发布1次阅读

APEX20K可编程逻辑器件系列数据手册2.05版的表43和44中“可选I / O标准输入和输出加法器延迟”数字代表什么？

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7年前发布11次阅读

为什么我的双时钟先进先出（FIFO）宏功能同时断言我的wrfull和rdempty信号？

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7年前发布8次阅读

如何计算Stratix®II器件的泄漏功率？

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7年前发布2次阅读

错误： “文件< 路径 > \ < 文件名 >的.vhd：协会列表错误：实际的标志必须是一个名称”（MAX + ^{PLUS®II，VHDL）}

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7年前发布16次阅读

LogiCORE IP视频IP FEC发送器（VoIP FEC TX） – Vivado 2013.1工具及更高版本的发行说明和已知问题

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7年前发布16次阅读

14.x许可 – ISE软件许可的已知问题

描述此答复记录详细说明了与2012年Vivado和14.x ISE Design Suite版本的Xilinx FLEXnet许可实施相关的已知问题。有关许可证故障排除帮助，请参阅（Xilinx答复32301）。有关许可解决方案中心的信息，请参阅（Xilinx答复41259）。有关软件许可的一般问题，...

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7年前发布13次阅读

LogiCORE IP 10千兆以太网MAC v10.2 – 传输几乎最大长度的帧时插入的错误

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7年前发布13次阅读

ISE 12.1 – 警告：LIT：589 – FIFO18E1符号“… / FIFO18E1”有总线DI [0:15]，带有一个或多个输入……

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7年前发布9次阅读

内部错误：子系统：HDB，文件：/ quartus / db / hdb / hdb_inst_name.cpp，行：703

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7年前发布38次阅读

为什么内存复位输出端口在内存控制器中不受限制？

在Quartus®II软件中，TimeQuest工具可以报告UniPHY或ALTMEMPHY存储控制器的无约束路径。到存储器器件的mem_reset_n输出信号是异步信号，并且对于它何时可以变低或变高没有限制。因此，该信号不受存储器IP的约束。

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7年前发布9次阅读

为什么在分析和综合期间收到以下警告消息“警告：找不到设计文件altera_europa_support.vhd”？

要解决此问题，请在默认文件夹位置中查找“ALTERA_EUROPA_SUPPORT_LIB.vhd”文件： “C：\ altera \ <版本> \ quartus \ libraries \ vhdl \ altera” 然后将此文件复制到项目文件夹并将其重命名为“ALTERA_EUROPA_SUPPORT.vhd”。

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7年前发布11次阅读

Stratix IV GX和Arria II GX器件中的PCI Express x4和x8 Link培训和协商是否存在任何已知问题？

是的，由于Quartus®II软件9.1SP2及更早版本中Altera®PCIExpress IP中的错误，某些系统可能会向x1链路下行或无法初始化。有一个补丁可以解决Quartus II软件9.1SP2的这个问题。从下面的相应链接下载并安装补丁2.18。 Quartus II软件9.1 SP2 Linux补丁2.18 Qu...

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7年前发布6次阅读

为什么Nios II处理器闪存控制器在尝试编程闪存时找不到EPCS寄存器并失败？

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7年前发布13次阅读

在Stratix IV GX或GT器件上是否存在偏移消除可能失败的条件？

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7年前发布11次阅读

将包含基于ALTMEMPHY的内存控制器的SOPC Builder设计导入Qsys（Beta）失败

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7年前发布1次阅读

警告：在内存<memory_name>的数据行<data_node>上的<time>处发现设置时间违规。（EPF10K250A，MAX +PLUS®II版本9.21至9.24）

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7年前发布3次阅读

为什么我收到消息：“警告：实例未映射到WYSIWYG原子：

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7年前发布29次阅读

当Quartus II软件的某些全局综合选项开关从默认设置更改时，为什么DDRx高性能控制器无法在硬件上运行？

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7年前发布1次阅读

内部错误：子系统：CSETQ，文件：/ quartus / saui / csetq / csetq_more_settings.cpp，行：425无法在列表中插入空白选项值。

由于Quartus®II14.0中的问题，将“用户编译的仿真库的位置”设置为空白会导致上述错误。重现步骤：设置。 EDA工具设置，选择仿真。更多EDA网表编写器设置，选择用户编译仿真库的位置。用户编译仿真库的位置解决/修复方法若要解决此问题，请不要将...

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7年前发布10次阅读

DisplayPort接收器中的编译错误

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7年前发布6次阅读

忽略ALTGX参数编辑器中对RapidIO IP核收发器参考时钟所做的更改

如果使用ALTGX参数编辑器修改参考时钟频率，然后生成RapidIO MegaCore功能，则会使用先前的参考时钟频率生成RapidIO MegaCore功能。解决/修复方法要在RapidIO MegaCore功能v9.1中避免此问题，请在RapidIO参数编辑器中设置参考时钟频率。在RapidIO MegaCore功...

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7年前发布14次阅读

有关嵌入式C ++的错误信息

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7年前发布9次阅读

为什么我在SOPC Builder中收到“signal resetrequest有一个未知类型resetrequest”的警告？

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7年前发布7次阅读

12.1 ISE仿真器（ISim） – 错误：在当前作用域中找不到分层名称STARTUP_V6_PWRUP_GTXE1_ML_INSERTED。

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7年前发布3次阅读

12.1 PlanAhead – “错误[HD-EDIFIN 6]不支持的构造在行上或行上”

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7年前发布9次阅读

11.x ChipScope – IBERT – Spartan-6，Virtex-5，Virtex-6 – PCS环回导致错误计数增加

问题描述当我将GT设置为近端PCS环回时，我看到误码率增加。我的器件有问题吗？解决/修复方法这是核心中时钟设置的结果。作为解决方案，使用PMA近端环回。或者，您可以将环回模式更改为近端PMA，然后更改回近端PCS 。重置错误计数并注意不会发生错误。

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11.1 EDK，XPS_LL_TEMAC_v2.00.a – TEMAC所需的最小内存映射大小为512K

问题描述 xps_ll_temac的最小内存映射大小在数据表中是正确的。但是，MPD文件不正确，因此，这些工具允许用户构建一个系统，该系统的内存空间小于分配给核心的内存空间。 xps_ll_temac仍将响应此内存空间以上的地址，并可能与也映射到这些地址的其他器件发生...

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