SOC FPGA论坛首页-ChipDebug-第105页

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6年前发布63次阅读

quartus中的RTL中选择器、D触发器的折叠和全部显示

如图123所示，为什么同样位数的选择器和D触发器，为什么有的是堆叠显示的，有的是平铺显示的呢？请问怎么调节显示，或者什么原因...

quartus中的RTL中选择器、D触发器的折叠和全部显示-ChipDebug

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5年前发布63次阅读

xilinx FPGA开发工具vivado代码写完以后建议大家打开report methodology看看

vivado 代码写完以后建议大家可以打开report methodology看看工具给你哪些提醒和优化建议，有时候小动作会有奇效，

xilinx FPGA开发工具vivado代码写完以后建议大家打开report methodology看看-ChipDebug

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等级-LV2-ChipDebug

3年前更新63次阅读

请教下，download界面下的功能或者说执行步骤，有没有对应的用在脚本里的tcl指令？

界面执行一下，console窗口会打印出来

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等级-LV2-ChipDebug

4年前发布63次阅读

非常经典的一本verilog实战经验书设计与验证：Verilog HDL(清晰PDF).pdf

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3年前更新63次阅读

深入浅出玩转 FPGA 高清完整版 329页书签版

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4年前更新63次阅读

从本质上谈Verilog与C语言的区别

从本质上谈Verilog与C语言的区别
初学Verilog的朋友一般都会觉得，Verilog好像并不难，和C语言很像，那我直接按照C语言来学习Verilog不也是一样的吗？不可否认，Verilog是基于C语言发展而来，Verilog和C语言有许多共同之处，但两种语言有着本质的区别。要想...

FPGA常见问题

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等级-LV4-ChipDebug

4年前更新63次阅读

PCIe扫盲——Flow Control基础（一）

PCIe Flow Control即流量控制，这一概念起源于网络通信中。PCIe总线采用Flow Control的目的是，保证发送端的PCIe设备永远不会发送接收...

PCIe扫盲——Flow Control基础（一）-ChipDebug

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PCIe扫盲——Flow Control基础（一）-ChipDebug

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4年前更新63次阅读

PCIe架构概述（一）

导言：今年计划翻译的书，从今天开始了，国内PCIe的书比较少，所以先从PCIe开始。本书名字是：PCI Express Technology第一章讲的...

PCIe架构概述（一）-ChipDebug

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4年前更新63次阅读

PCIe架构概述（四）

PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...

PCIe架构概述（四）-ChipDebug

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4年前更新63次阅读

FPGA时序约束中false path和asynchronous的区别

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。
常用的不让工具分...

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等级-LV1-ChipDebug

4年前更新63次阅读

白皮书丨为什么说英特尔® FPGA 是实施边缘 AI 的理想之选？

随着企业运营的节奏日益加快，人们对快速响应的期望日益提升，决策逐渐从数据中心转向网络边缘。无论是要尽量保障繁忙...

白皮书丨为什么说英特尔® FPGA 是实施边缘 AI 的理想之选？-ChipDebug

白皮书丨为什么说英特尔® FPGA 是实施边缘 AI 的理想之选？-ChipDebug

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FPGA新闻资讯

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3年前更新63次阅读

AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

AIE(14)—AI Engine API简介-ChipDebug

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等级-LV3-ChipDebug

2年前发布63次阅读

关于流水线延时公式的个人理解

不带反馈的组合逻辑展开成流水线结构的优点在很多文章中已经阐述，主要是提高系统的性能，主要的手法是插入寄存器暂存组合逻辑的...

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

关于流水线延时公式的个人理解-ChipDebug

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2年前发布63次阅读

已解决请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包

请问我使用TD5.6.2打开安路工程显示器件未知，应该如何解决，如何添加器件包-ChipDebug

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2年前发布63次阅读

PCIE协议和mindshare

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1年前更新63次阅读

跨时钟域背景下的亚稳态和 MTBF 是什么

什么是亚稳态？
亚稳态是触发器或锁存器输出端发生的不可预测行为，其输出在特定时间段内呈现 0 到 1 之间的非特定值。
如果是触...

跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

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跨时钟域背景下的亚稳态和 MTBF 是什么-ChipDebug

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1年前发布63次阅读

提问逻辑和soc合并烧写问题

我用参考资料的工程可以合并烧写逻辑文件和soc文件，两边能同时运行；但是用我自己新建的工程合并烧写的时候只能逻辑文件能运行，soc程序好像没烧进去，但是soc文件能单独用risc-v 来debug

易灵思(Elitestek)

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1年前更新63次阅读

已解决TD 综合报错：ERROR：set_max_delay:invalid option -nowarn

跑的是HX4S20开发板的例程：lab_ex_4_tf_sdram_etnernet_pc，想知道问题的原因是什么？

TD 综合报错：ERROR：set_max_delay:invalid option -nowarn-ChipDebug

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4年前更新62次阅读

PCIe扫盲——中断机制介绍（MSI-X）

PCI总线自3.0版本开始支持MSI-X机制，对MSI做出了一些升级和改进，以克服MSI机制的三个主要的缺陷：
1. 随着系统的发展...

PCIe扫盲——中断机制介绍（MSI-X）-ChipDebug

PCIe扫盲——中断机制介绍（MSI-X）-ChipDebug

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FPGA新闻资讯

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3年前更新62次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍附录C应用软件开发...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(18)-ChipDebug

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基于FPGA的PCF8591的DAC（I2C）功能驱动

====硬件说明====
PCF8591是集成了4路ADC和1路DAC的芯片，使用I2C总线通信。
I2C总线是由Philips公司开发的一种简单、双向二线制...

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

3年前发布62次阅读

EF2这个Osc_div出来的时钟信号到底应该是什么样的?

前两个都是用IPC生成的结果: 为什么中间还有间断呢

EF2这个Osc_div出来的时钟信号到底应该是什么样的?-ChipDebug

EF2这个Osc_div出来的时钟信号到底应该是什么样的?-ChipDebug

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等级-LV4-ChipDebug

3年前发布62次阅读

在FPGA中实现步进电机运动控制器

这一设计理念进一步建立在之前将步进电机驱动器集成到 CPLD 中的设计理念之上（参考文献 1）。然而，这个想法不仅集成了驱动器，...

在FPGA中实现步进电机运动控制器-ChipDebug

在FPGA中实现步进电机运动控制器-ChipDebug

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等级-LV3-ChipDebug

2年前发布62次阅读

PCB常用图形符号标准字体

字符效果字符与图形符号对应关系：字体名称为Mooretronics.ttf

PCB常用图形符号标准字体-ChipDebug

PCB常用图形符号标准字体-ChipDebug

PCB常用图形符号标准字体-ChipDebug

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祥哥爱学习

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2年前发布62次阅读

提问易灵思如何固定信号的位置

我知道这个信号的block位置，如何将这个信号固定在这个block上，因为重新布局布线信号的block的位置会发生改变，数据出现错误，我就想将信号固定在数据正确时那个block上！！！

易灵思(Elitestek)

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等级-LV4-ChipDebug

2年前发布62次阅读

DR1器件FD裸机驱动例程

如下图：在右侧就可以看到例程文件和代码。

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等级-LV1-ChipDebug

1年前更新62次阅读

net class 和net groupr的区别

网络类和网络组之间的一般区别是：网络类是特定于特定域（物理、间距和电气）的网络组网络组是跨所有域的一组网络您可以创建一个...

net class 和net groupr的区别-ChipDebug

net class 和net groupr的区别-ChipDebug

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1年前更新62次阅读

阻抗设计中注意事项

阻抗设计中注意事项
下图si9000微带线和带状线的模型图，只有我们真正的认识里面参数的含义才能计算出正确的阻抗。
1. W1下线宽...

阻抗设计中注意事项-ChipDebug

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精allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络

16.3操作方法：allegro 添加Ratsnest_Schedule属性完成效果如下图，以十字方格显示电源网络和gnd网络17.4操作方法：17.4需...

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

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allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

allegro 16.3及17.4 添加Ratsnest_Schedule属性_以十字方格显示电源网络和gnd网络-ChipDebug

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等级-LV2-ChipDebug

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LiteX Boards 开源项目教程

项目介绍LiteX Boards 是一个开源项目，旨在为各种 FPGA 开发板提供支持。该项目由 LiteX-Hub 社区维护，支持超过 150 种来自不同 FPGA 供应商（如 Xilinx、Intel、Lattice、Efinix、Gowin 等）的开发板。这些开发板包括完全开源硬件的板子（如 Fomu、NeTV2、...

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