SOC FPGA论坛首页-ChipDebug-第1064页

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4年前更新435次阅读

FPGA学习-PL控制PS端DDR的设计

构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...

FPGA学习-PL控制PS端DDR的设计-ChipDebug

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4年前更新12次阅读

FPGA学习-从D触发器的角度说明建立和保持时间

从D触发器的角度说明建立和保持时间.
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，...

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4年前更新75次阅读

双线性插值算法公式分析及FPGA实现初步构架

一、双线性插值概述
双线性插值作为OpenCV中默认使用的图像缩放算法，其效果和速度都是不错的。并且效果也比较稳定，计算复杂度并不算太高。我看了很多网上的算法，自己也没看太懂，下面是从网上找的双线性插值算法的讲解。 “图像的双线性插值放大...

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4年前更新25次阅读

System Verilog中fork…join、join_none和join_none的用法和解析

标准的Verilog对语句有两种分组方式——使用begin…end或fork…join，begin…end中的语句以顺序方式执行，而fork…join中的语句则以并发方式执行。后者的不足是必须等fork…join内的所有语句都执行完以后才能继续块内后续的处理。因此，在Verilog的测试平台中...

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4年前更新85次阅读

FPGA学习— Verilog快速入门

Verilog HDL（Hardware Description Language）是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，具有灵活性高、易学...

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4年前更新86次阅读

FPGA设计中常用的经典方法及技巧

流水线设计
基本概念
流水线处理源自现代工业生产装配线上的流水作业，是指将待处理的任务分解为相对独立的、可以顺序执行的而又...

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4年前更新123次阅读

Vivado中FFT IP核的使用

FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音...

Vivado中FFT IP核的使用-ChipDebug

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4年前更新37次阅读

移位寄存器（左移、右移、双向）的Verilog实现

移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；...

移位寄存器（左移、右移、双向）的Verilog实现-ChipDebug

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4年前更新85次阅读

基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）

基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）最近学习了一下关于DDS的相关知识，本篇概要记录一下自己的理解与实...

基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）-ChipDebug

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4年前更新27次阅读

Verilog学习笔记

取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同...

Verilog学习笔记-ChipDebug

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4年前更新33次阅读

verilog基础—规范化参数定义parameter

采用parameter可以让程序变得可维护性，所以在verlog中，尽量在有数据可能发生变动的地方，设置为parameter，以免以后又从头开始...

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4年前更新65次阅读

FPGA学习-FIFO深度H的计算

介绍：
对于fifo来说，H的设置至关重要。既要保证功能性，不溢出丢数，也要保证性能流水。深度设置过小会影响功能，过大又浪费资源。因此，总结下fifo设计中深度H的计算。
一、同步sync fifo
1.1 流控反压后不溢出

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4年前更新74次阅读

PCIe传输速率和可用带宽(吞吐量)计算

几个概念：
传输速率为每秒传输量GT/s，而不是每秒位数Gbps，是因为传输量包括不提供额外吞吐量的开销位，比如PCIe 1x和PCIe 2x...

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4年前更新45次阅读

Xilinx SRL16E 使用详解

在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合...

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4年前更新47次阅读

FPGA学习-CRC校验

一、CRC原理。
CRC校验的原理非常简单，如下图所示。
其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2...

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4年前更新363次阅读

Vivado修改IP源文件的注意事项

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。这种修改不能直接修...

Vivado修改IP源文件的注意事项-ChipDebug

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4年前更新36次阅读

FPGA学习和发展方向

FPGA学习重点
1. 看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样...

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4年前更新43次阅读

DDR3地址和容量计算、Bank理解

DDR3 地址线
DDR3为减少地址线，把地址线分为行地址线和列地址线，在硬件上是同一组地址线；地址线和列地址线是分时...

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4年前更新168次阅读

FPGA数字信号截位分析和位宽设计

FPGA数据在进行乘加过程中会面临这数据位宽变大的问题，然而硬件资源是有限的，需要对数据最终位宽进行设计，这就会面临着位宽的...

FPGA数字信号截位分析和位宽设计-ChipDebug

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4年前更新64次阅读

FPGA开发中时序不满足（建立时间）的典型案例及解决方法

原先的时序报告：
根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop....

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4年前更新73次阅读

Vivado工程经验与时序收敛技巧

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...

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4年前更新35次阅读

FPGA学习-m序列信号发生器

1.m序列简介
m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中...

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FPGA学习-FIFO使用小结

FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要...

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4年前更新200次阅读

CAN总线为什么要有两个120Ω的终端电阻

CAN总线为什么要有两个120Ω的终端电阻
CAN总线两端必须连接终端电阻才可以正常工作，终端电阻应该与通讯电缆的阻抗相同，典型值...

CAN总线为什么要有两个120Ω的终端电阻-ChipDebug

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中国FPGA芯片技术解析

FPGA可用于处理多元计算密集型任务，依托流水线并行结构体系，FPGA相对GPU、CPU在计算结果返回时延方面具备技术优势。
计算密集...

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4年前更新54次阅读

FPGA学习-关于延迟的用法

1.0延时
Verilog和VHDL是一种基于实际电路进行设计的硬件描述语言，所以在设计时，要更多的基于实际电路去考虑延时的添加。
在实...

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FPGA时序约束理论之伪路径

1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...

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4年前更新28次阅读

FPGA时序约束之时钟周期约束

1. 时钟周期约束：时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...

FPGA时序约束之时钟周期约束-ChipDebug

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FPGA时序约束之时钟周期约束-ChipDebug

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FPGA 时序约束一如何查看时序错误

‍
1、时序错误的影响
一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时，表示时序约束出现违例，...

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FPGA 时序约束一如何查看时序错误-ChipDebug

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FPGA学习-AXI总线协议时序

由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。(...

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