SOC FPGA论坛首页-ChipDebug-第1066页

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拜登政府正在考虑进一步限制向中国出口尖端芯片

据多家美国媒体援引知情人士报道，拜登政府正在考虑进一步限制向中国出口尖端芯片，芯片制造巨头美光4号宣布，将在未来20年，投...

拜登政府正在考虑进一步限制向中国出口尖端芯片-ChipDebug

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芯片战争：国运背后的终极竞赛

壹 “硅对钢的胜利”1991年1月17日凌晨，当美军第一枚导弹砸向巴格达时，睡梦中被惊醒的萨达姆并不怎么惊惶。此前几个月，美...

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芯片“大动作”！三星布局1.4nm芯片

三星要在先进制程芯片上“决战”台积电了。
据韩联社报道，10月3日，三星电子在美国加州硅谷举办“三星晶圆代工论坛&SAFE论坛”。论坛上三星芯片代工部门表示，将于2025年开始生产2nm制程工艺芯片，然后在2027年开始生产1.4nm工艺芯片。据了解，此前台积...

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三星计划2025年量产2nm芯片，2027年量产1.4nm芯片

随着近日最新出产的高性能芯片大量使用4nm工艺，不少厂商的3nm制程工艺也被提上日程，正式进入到了测试阶段，也预计将在2023年年...

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包含大量进口芯片，乌克兰曝俄国防采购清单意欲何为？

随着近期乌克兰加入北约的申请陆续被多数北约成员同意，俄罗斯方面也同时批准了顿涅茨克、卢甘斯克等4地区分别作为联邦主体加入...

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突发：全面限制中国芯片！重点针对：中芯国际、长江存储、长鑫存储！

10月7日，美国对向中国出售半导体和芯片制造设备发布了全面限制。
美国商务部标题：Commerce Implements New Export Control...

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4年前更新42次阅读

美国最新一轮半导体出口管制要点和细节

导语：最新情况显示，美国商务部工业和安全局（BIS）在其官网公布了一系列更全面的出口管制新规，欲限制中国获得先进计算芯片、...

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4年前更新62次阅读

Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（1）

为便于说明，我们用一个较为简单的算法——累加运算为例。假设每帧数据长度为4，累加运算就是求取这4个数据的和，如下图所示。不...

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Xilinx FPGA开发工具HLS四种方式推断出AXI4 Stream接口（2）

方式3：借助Stream实现AXI4 Stream接口Vitis HLS专门提供了stream库，若函数形参为stream类型，那么默认情形下Vitis HLS会将其映...

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如何在Xilinx FPGA开发工具HLS中使用AXI4-Stream接口

AXI4-Stream接口在进行数据传输时是顺序传输的，类似于FIFO，先进先出，这意味着需要映射为AXI4-Stream接口的函数形参只能被读取...

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Xilinx FPGA开发工具Vitis Library你用了吗？

对于传统的RTL代码开发方式，Vivado提供了很多IP，这些IP已经通过验证，可以快速地布署在用户的设计中，从而加速开发进程，缩短...

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4年前更新43次阅读

用硬件思维描述Xilinx FPGA开发工具HLS设计

ESL (Electronic System Level)设计理念最早可追溯至2001年，其核心思想是通过高层次语言如C/C++或图形设计工具描述或搭建系统行...

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Xilinx FPGA开发工具Vitis HLS 2022.1：如何阅读C Synthesis生成报告

相比于Vivado HLS，Vitis HLS在C Synthesis之后生成的报告内容更加丰富，更有利于工程师对设计进行分析。这里我们以Vitis HLS 20...

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Xilinx FPGA 开发工具Vitis HLS 2022.1新特性： performance pragma

Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环。如果是循环，要求循环边界是固定常数，若循环...

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Xilinx FPGA AI开发工具AIE(20)—Packet Switching（2）

实际应用packet switching时，数据由PL侧生成通过PL Interface传递给AIE Kernel。这就要求PL侧需要按照packet的格式发送数据。...

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Xilinx FPGA AI开发工具AIE(19)—Packet Switching（1）

多个stream数据流可以共享一个物理通道，这个物理通道可以是PL到AIE也可以是AIE到PL。这样的好处是节省了PL接口，尤其适用于低带...

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4年前更新24次阅读

Xilinx FPGA AI开发工具AIE(18)—更新RTP（2）

如前所述，RTP也可以是数组。我们看一下数组为RTP的一个例子。如下图所示，HLS Kernel random_noise产生输入数据传递给AIE Ker...

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Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）

AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time Parameter）。AIE支持两种类型的RTP，一种是异步...

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4年前更新76次阅读

Xilinx FPGA开发工具Vivado Synthesis的各种流程讲解

全局综合（Global Synthesis）全局综合意味着整个设计在一个Synthesis Design Run流程中完成，这样会带来几个好处。一是使得综...

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4年前更新446次阅读

xilinx FPGA开发工具Vivado下查看芯片资源

在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。通常，Xilinx对于每个系列的FPGA都会有对应的选型手册...

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4年前更新40次阅读

xilinx FPGA 跟I/O相关的几个tcl命令分享

设计分析时，我们除了查看资源利用率、时序指标、功耗等基本信息之外，有时也需要查看跟输入/输出管脚相关的信息，此时，就要用...

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4年前更新13次阅读

基于机器学习的资源评估

Vivado 2022.1已正式发布，今天我们就来看看其中的一个新特性。基于机器学习的资源评估对于Vivado IP Catalog中的IP，在2022.1...

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4年前更新25次阅读

Xilinx FPGA 功耗评估工具 XPE中的routing complexity怎么填？

在对Xilinx FPGA设计进行功耗评估时，都要用到XPE（Xilinx Power Estimator）。从2015.4版本开始，针对UltraScale/UltraScale+...

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4年前更新49次阅读

Xilinx FPGA开发工具 Vivado机器学习策略怎么用

Vivado机器学习策略随着版本的更新也一直在演进，在最新发布的2022.1版本中，机器学习策略的用户友好性进一步增强。使用机器学...

Xilinx FPGA开发工具 Vivado机器学习策略怎么用-ChipDebug

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4年前更新41次阅读

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？

在DFX设计中，我们要手工布局（floorplan）完成面积和位置约束；在非DFX设计中，有时为了实现时序收敛，我们也会用手工布局的方...

为什么在Xilinx FPGA的手工布线中Pblock最好是矩形？-ChipDebug

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4年前更新44次阅读

Xilinx FPGA开发工具 Vivado增量综合技术

Vivado不仅提供了增量布局布线，还提供了增量综合。这对于进一步缩短编译时间是很有帮助的。通常情况下，使用增量综合可以使综合...

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4年前更新134次阅读

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）

无论是综合（Synthesis）还是实现（Implementation），Vivado在运行过程中都会生成日志文件。文件名为runme.log。这个文件位于相...

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4年前更新43次阅读

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）

除了向量vector之外，AI Engine还提供另一种数据类型累加器accum。累加器本质上是乘法器的输出，与vector类似，有固定的硬件单元...

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4年前更新31次阅读

Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）

数据类型是我们使用C++编程时必须明确的一项内容。针对AI Engine，这一点尤为重要。因为不同的数据类型所支持的运算是不同的。对...

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4年前更新97次阅读

Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

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