首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
开通会员 尊享会员权益
登录
注册
找回密码
简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
关注
综合
板块
热门
精华
问答
投票
最新回复
最高评分
Shurlormes
4年前更新
55次阅读
关注
EDID之EDID概述
Q1：EDID是什么？
A1：EDID的全称是Extended Display Identification Data(扩展显示标识数据)，共有128字节。其中包含有关显示器及其性能的参数，包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串等等。形象...
FPGA常见问题
评分
回复
分享
Shurlormes
4年前更新
71次阅读
关注
Intel FPGA配置的三种主要方式
最近完成了Arria10的原理图设计，想做一些记录，下面是关于FPGA配置的一些方式。 MSEL将 MSEL 管脚直接连接到VCCPGM 或 GND...
+5
Altera-Intel
评分
回复
分享
Shurlormes
4年前更新
44次阅读
关注
Intel Arria10 FPGA 多个IP块之间动态重配接收合并(共享)
一组收发器只有一组动态重配置接口，也就是说该动态重配置接口是同时对应收发器的接收与发送通道的。如果在例化IP的过程中分别例...
+1
Altera-Intel
评分
回复
分享
Shurlormes
4年前更新
50次阅读
关注
Intel Arria10 FPGA CDR锁定方式
每个通道的PMA包括一个通道PLL可以配置成接收器CDR。还可以把通道1和4的PLL配置成CMU PLL用于发送器。 CDR有两种锁定方式1、L...
Altera-Intel
评分
回复
分享
Shurlormes
4年前更新
58次阅读
关注
Intel FPGA Nios ii SPI调试经验
关于SPI的相关接口程序可以在路径_bsp->drivers -> inc和_bsp ->drivers -> src中分别找到对就的.h和.c文件，名字为...
Altera-Intel
评分
回复
分享
Shurlormes
4年前更新
27次阅读
关注
Intel FPGA 软核MCU Nios内部RAM固化配置
选择BSP Editor->Settings ->Advanced->hal->linker，然后勾选allow_code_at_reset。当然如果勾选enable_alt_load和...
Altera-Intel
评分
回复
分享
Shurlormes
4年前更新
66次阅读
关注
Intel Arria10 Serdes的参考时钟
最近有两个客户都涉及到了Serdes的参考时钟问题。对于Arria10 来说每个Bank 6个transceiver ,两对参考时钟，如果在多路输入中，...
Altera-Intel
评分
1
分享
Shurlormes
4年前更新
227次阅读
关注
intel FPGA 固件 AES加密 应用笔记
FPGA在运行期间，把配置文件存储在SRAM中。SRAM是易失性的。掉电之后会丢失，所以FPGA每次上电都要从外部的Flash中加载数据到FPG...
+6
Altera-Intel
评分
回复
分享
Ordinary
4年前发布
374次阅读
关注
易灵思FPGA 的Riscv-Sapphire MCU软核搭建及开发流程
一、首先生成Sapphire软核ip通过软件Efinity的IP-Catalog功能生成Sapphire-riscv的IP核，我这里保持默认参数，如下图： 找到相...
+16
易灵思(Elitestek)
评分
1
分享
Ordinary
4年前发布
135次阅读
关注
易灵思FPGA 软核MCU Riscv-Sapphire的bootloader的配置及修改的相关操作
1、易灵思Sapphire的启动框架图：2、确认自己的Sapphire的相关参数确认自己设置的片上Ram的大小：3、修改Bootloader的头文件的相...
+3
易灵思(Elitestek)
评分
回复
分享
beilunyang
4年前更新
279次阅读
关注
易灵思T35 FPGA驱动LVDS显示屏
易灵思FPGA，天生适合MIPI/LVDS等相关应用，加上硬核DDR3控制器，简直就是完美。
T35F324开发板支持LVDS LCD显示与HDMI显示，具...
+31
易灵思(Elitestek)
评分
回复
分享
beilunyang
4年前更新
157次阅读
关注
易灵思FPGA驱动LVDS屏
国产FPGA现在真是遍地开花，带头的大哥有紫光同创，安路科技的FPGA，目前已经被大厂批量使用；中小规模的还有高云、智多晶、京微...
+22
易灵思(Elitestek)
评分
回复
分享
beilunyang
4年前更新
230次阅读
关注
易灵思FPGA 模拟HDMI 1.4 跑到750MHz(1080P显示)
易灵思钛金系列FPGA Ti60F255的开发板一直没能挤出时间来移植一下HDMI 1.4的显示方案，今天我们就来挑战一下IO模拟1080P60，把易...
+8
易灵思(Elitestek)
评分
1
分享
yzllee
4年前更新
362次阅读
关注
易灵思FPGA-原语使用指南（不间断更新）
易灵思FPGA-原语使用指南原语手册原语使用DSP Block---EFX_DSP48EFX_ADDEFX_COMB4EFX_ADDEFX_DPRAM10EFX_GBUFCE原语手册 打开...
+1
易灵思(Elitestek)
评分
回复
分享
yzllee
4年前更新
174次阅读
关注
易灵思FPGA-项目设计指南一
易灵思FPGA-项目设计指南一原理背景模块实例例化顶层和做时序约束强调原理背景我们以往的做工程的是习惯，先完成代码端的任务...
+11
易灵思(Elitestek)
评分
回复
分享
yzllee
4年前更新
227次阅读
关注
易灵思FPGA–Error 错误集锦
试错集合 一.引脚锁定设置 1.LVDS 2.MIPI 3.IO bank 4.PLL 二.IP-Manager 三.综合/布局布线 三.下载编程
一.引脚锁定设置
1.LVDS...
+12
易灵思(Elitestek)
评分
回复
分享
yzllee
4年前更新
136次阅读
关注
易灵思FPGA–Programming Mode
易灵思FPGA下载模式的选择 一、下载模式概述 二、 实际中遇到的问题 1. SPI Active 2. SPI passtive 3. SPI JTAG 4. SPI Active ...
易灵思(Elitestek)
评分
回复
分享
jenmyliu
4年前更新
48次阅读
关注
基于易灵思FPGA的呼吸灯
基于FPGA的PWM实现一 .原理概述二 .代码实现一 .原理概述PWM，Pulse Width Modulation，脉冲宽度调制，也就是说脉冲波形的占空比是可以调节。呼吸灯顾名思义，随着呼吸的节奏，灯也是逐步变亮和变灭，这是两个步骤。我们将开始点亮和最亮这段时间，无限等分，...
易灵思(Elitestek)
评分
回复
分享
jenmyliu
4年前更新
67次阅读
关注
易灵思FPGA–设计笔录不间断更新
应用小技巧 软件设计部分 硬件设计部分
软件设计部分
1. DDR的硬核里有自动校准和OCT设置；
LPDDR最低可以跑100M，DDR最低可以跑...
易灵思(Elitestek)
评分
回复
分享
jenmyliu
4年前更新
299次阅读
关注
易灵思FPGA—LVDS资源使用
易灵思FPGA的LVDS设置使用一、LVDS概述二、IP调用三.代码定义小结一、LVDS概述LVDS，Low Voltage Differential Signaling，低...
易灵思(Elitestek)
评分
回复
分享
Zack
4年前更新
203次阅读
关注
易灵思FPGA MCU软核RiscV的试错小结
易灵思RiscV的试错小结一、环境二、Eclipse Error1. make: *** No rule to make target '../../../bsp//include/soc.mk'. Stop...
+7
易灵思(Elitestek)
评分
回复
分享
Zack
4年前更新
41次阅读
关注
备忘录–基于FPGA的CRC校验
基于FPGA的CRC校验实现 一、CRC概述 二、实现原理 三、代码实现 四、备忘录
一、CRC概述 已经有大量的文章中解释了CRC的原理实现...
易灵思(Elitestek)
评分
回复
分享
Zack
4年前更新
441次阅读
关注
基于易灵思开发板RiscV的调试流程
基于易灵思开发板RiscV的调试流程一、相关环境准备1.软件Install2.硬件Device二、硬件环境搭建1.开发板连接2.下载代码到开发板三...
+16
易灵思(Elitestek)
评分
回复
分享
Zack
4年前更新
320次阅读
关注
易灵思FPGA–PLL资源
易灵思FPGA之PLL简介 一.PLL简介 1--PLL 是什么 2--工作原理 二.常见FPGA器件PLL资源概况 1--Xilinx 2--Altera 3--Lattice 三.易...
+22
易灵思(Elitestek)
评分
回复
分享
Simeone_xu
4年前更新
675次阅读
关注
基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享
这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA...
+1
Xilinx-AMD
评分
回复
分享
jenmyliu
4年前更新
49次阅读
关注
FPGA静态时序分析—IO口时序
1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛...
+5
FPGA常见问题
评分
回复
分享
jenmyliu
4年前更新
520次阅读
关注
FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法
VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...
FPGA常见问题
评分
回复
分享
jenmyliu
4年前更新
45次阅读
关注
FPGA入门-查找表结构和乘积项结构
查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线...
+3
FPGA常见问题
评分
回复
分享
jenmyliu
4年前更新
62次阅读
关注
FPGA开发流程每一环节的物理含义和实现目标
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当...
+15
FPGA常见问题
评分
回复
分享
jenmyliu
4年前更新
54次阅读
关注
Xilinx 7 系列FPGA 的存储资源优势
设计中存储资源的使用 不同的用户可能需要不同容量的RAM来构建他们的特定应用。所以FGPA底层的RAM基块大小就是一个...
+4
FPGA常见问题
评分
回复
分享
上一页
1
…
1061
1062
1063
1064
1065
…
1068
下一页
跳转
HI！请登录
登录
注册
标签云
赛灵思
莱迪思
英特尔/阿尔特拉
激光雷达
安路TD教程
Zynq-7000
xilinx
SoCs
Simulation
SDRAM
Routing
Quartus_Prime_Standard
Quartus_Prime_Pro
Quartus_Prime
Quartus_II
QUARTUS
Programming
PCIe
PCI
OpenCL
最新的帖子
在手机上浏览此页面
登录
没有账号？立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号，立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临！
ChipDebug入站需知
如发现帐号发垃圾帖或垃圾评论的一律封号！
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则
