SOC FPGA论坛首页-ChipDebug-第160页

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等级-LV2-ChipDebug

7年前发布27次阅读

XACT 5 PC安装：鼠标系统驱动程序V5.1不兼容

描述鼠标系统驱动程序的版本5.1，MSCMouSE.com，与XACT 5安装程序不兼容。解决方案如果你正在使用这个驱动程序，你可以从MSCMouth.com获得V7.10Xilinx论坛查阅有关资料的书籍连接到BBS，或调用Xilinx技术支持。

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7年前发布27次阅读

11.4 EDK，MPMC – 我在Spartan-6器件中找不到MCB的引脚约束

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7年前发布27次阅读

VCS，SmartModel / SWIFT接口 – 如何在VCS中使用MGT和PPC 64位SmartModel？

问题描述 Hard IP仿真流程使用Synopsys VMC模型来仿真IBM PowerPC微处理器和RocketIO多千兆位收发器。由于VMC模型是从实际设计派生出来的独立于仿真器的模型，因此它们是准确的评估模型。要仿真这些模型，必须使用支持SWIFT接口的仿真器。从ISE 9.1i开始，Xi...

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7年前发布27次阅读

MIG 7系列1.2 DDR3 – 写入均衡期间DQS可以延迟多长时间？

描述在写入均衡期间DQS可以延迟多长时间？可以用于写入均衡的总分数是多少？解在写入均衡期间，PHASE_OUT使用精细延迟和粗延迟来调整DQS的相位。精细延迟分辨率是数据周期的1/64。当DDR3超过400 MHz时，最大粗抽头数为4.因此，总可用延迟抽头为64x4 = 256，...

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7年前发布27次阅读

可以在不安装ispLever或Lattice Diamond的情况下安装LatticeMico32 System Builder软件吗？

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Lattice-莱迪斯

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7年前发布27次阅读

XST的设计助手帮助解析“HDLCompiler：679：Case语句已完成。其他子句从未被选中。”警告

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7年前发布27次阅读

如何在MachXO3L / MachXO2器件中使用sub-LVDS输入/输出？

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Lattice-莱迪斯

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7年前发布27次阅读

MachXO2或MachXO3器件中的NC引脚是否与芯片内部结合？

不，MachXO2和MachXO3器件中的NC引脚没有内部连接到芯片。因此，在这些器件中，NC引脚可以悬空，或者可以连接到VCC或地。

Lattice-莱迪斯

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7年前发布27次阅读

如何将自己注册为英特尔®卓越支持（IPS）的英特尔®FPGA项目？

您可以单击此处注册英特尔®卓越支持。在您提交高级帐户注册后的几天内，无论您的帐户是否获得批准，都会收到一封电子邮件。您也可以通过访问英特尔社区英特尔FPGA论坛访问英特尔FPGA支持这里

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7年前发布27次阅读

13.4 COMPXLIB – “错误：Compxlib：292 – 无法更新仿真器mti_se的设置文件”

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7年前发布27次阅读

错误（14566）：由于与现有约束（1个I / O pad（s））的冲突，Fitter无法放置1个外围组件

由于Quartus®Prime软件版本17.1及更早版本中的问题，在编译面向Arria®10器件的设计时可能会看到此错误消息。错误（14566）：由于与现有约束（1个I / O pad（s））的冲突，Fitter无法放置1个外围组件。修复子消息中描述的错误，然后重新运行Fitter。英特尔F...

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7年前发布27次阅读

VDTEX I/II Pro——DDRMUX和DDR寄存器是如何工作的？DDRMUX会引起故障吗？

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7年前发布27次阅读

我可以在相同的LatticeECP2M SERDES / PCS QUAD通道上以不同的方式设置TX和RX的速率模式（一半或全部）吗？

IPexpress和生成的autoconfig文件始终以相同的速率模式（完整的一半）配置TX和RX。
只要您可以通过SCI总线访问PCS寄存器，就可以修改TX和RX之间的半速率/全速率设置。
最好的方法是在半速率模式下从IPexpress生成PCS，然后通过SCI为TX或RX通道禁用半速率位（C...

Lattice-莱迪斯

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7年前发布27次阅读

为什么我看到Cyclone 10 Quartus fitter编译内部错误：子系统：FDI_DATA，文件：/ quartus / ddb / fdi / fdi_timing_model.cpp，行：753？

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7年前发布27次阅读

用于PCIe RX突发主机的Stratix V和Arria V GZ硬IP可能会返回流程类别不正确的完成

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7年前发布27次阅读

4.1i映射错误：…ReFixSt不可用”/不支持重叠的RPMS到相同的CLB范围（RPM）ZIPPERIN“”不支持

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7年前发布27次阅读

SRIO GE2 V3.0和更早更新到7系列GTX收发器端口RXDFEXYDEN

描述默认情况下，SRIO核心使用DFE模式。对于DFE模式，建议将RXDFEXYDEN更新为“1”。这种变化增强了在Nyquist频率下信道损耗为15分贝或更高的中长距离应用的性能。有关此更改的更多信息，请参见（赛灵思解答58244）设计咨询7系列FPGA GTX收发器- RXDFXYYDN端...

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7年前发布27次阅读

为什么我的MAP时间报告有错误而我的布局和路由时序报告没有（反之亦然）？ MAP报告完全没用吗？

地图定时报告不是基于实际延迟时间;它基于未经布线的物理设计。。如果要在运行布局布线之前估计时序性能，则地图时序报告仍然有用。。.mrp文件通过根据设计首选项验证结果，报告设计如何映射到物理元素，并报告设计中发现的物理设计错误和警告。。跟踪时序报...

Lattice-莱迪斯

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7年前发布27次阅读

Spartan-6时钟向导 – 如何访问PLL动态重配置端口（DRP）

描述使用时钟向导生成PLL时，无法访问动态重配置（DRP）端口。如何生成PLL以访问DRP？解 Clocking向导生成一个PLL_BASE原语，其中不包含PLL DRP端口。需要PLL_ADV原语才能访问DRP端口。要访问PLL_ADV，请使用Spartan-6 PLL DRP应用笔记XAPP879：PLL动态重配...

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7年前发布27次阅读

如何找到莱迪思器件可用的门数？

莱迪思没有任何关于器件门数的数据。只有查找表（LUT）计数可用于设备。原因是LUT可以在端设计中配置为INVERTER或4输入AND门。
实际的门利用率取决于设计实现。。因此，门数值可能会产生误导。
。我们仅提供器件的LUT计数，因为它比器件的门数更可靠。

Lattice-莱迪斯

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毛毛是只好汪

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9个月前发布27次阅读

提问开源自定义ip不支持板子，该怎么修改啊

开源自定义ip不支持板子，该怎么修改啊-ChipDebug

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7年前发布27次阅读

Vivado综合 – MAXIFANOUT综合属性不支持edif网表文件

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7年前发布27次阅读

我能安装ISE 5.1i并继续使用我现有的（4.2i）版本的FPGAExpress吗？

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7年前发布27次阅读

MIG v3.0 – ISE 11.1更新的发行说明和已知问题

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7年前发布27次阅读

如何抑制有关“未定义库模块”的ActiveHDL错误警报？

运行Aldec时序仿真时有关未定义模块的错误警报：
================================================== ===========================
Aldec Active-HDL仿真工具可能会向用户标记下面显示的这种编译器警告（VCP2515消息ID）。这些警告不会影响模拟结果。
警告...

Lattice-莱迪斯

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12个月前发布27次阅读

已解决串口多字节收发

版主，现在例程里面带的是单字节收发，能做一个多字节收发的例程demo吗？

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7年前发布27次阅读

12.1 – “ERROR：LIT：591/594/595可以影响12.1中的DSP48 Macro v2.0核心独立”

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7年前发布27次阅读

为什么配置为自动锁定模式的Arria II GX收发器CDR会在除PCIe模式以外的任何其他模式下保持rx_freqlocked信号有效？

由于Quartus II 10.0 SP1及更早版本中的软件错误导致CDR锁定问题，您可能会发现rx_freqlocked信号卡在高位/断言位置。除PCIe模式外，所有模式都可以观察到此问题。使用rx_signaldetect信号的SAS / SATA或应用程序可能需要其他解决方法。请点击此处获取SAS /...

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7年前发布27次阅读

5.2i模块化设计 – “错误：XdmHelpers：819 – 模块化设计：初始模式必须至少有一个非活动模块”

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7年前发布27次阅读

使用HyperTerminal和Nios®嵌入式处理器是否存在任何已知问题？

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