SOC FPGA论坛首页-ChipDebug-第184页

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等级-LV1-ChipDebug

7年前发布34次阅读

JTAG / BSCAN – 发送HIGHZ命令或禁用输出单元时I / O处于逻辑低电平，为什么？

问题描述在JTAG / BSCAN测试期间，ATE测试仪在FPGA引脚上返回“卡住0”故障。发送HIGHZ命令或使用EXTEST禁用输出单元时会产生错误。为什么？如何在这种I / O上进行互连测试？解决/修复方法发送HIGH-Z命令或EXTEST禁用输出单元时，I / O焊盘上会下拉。 BSDL...

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7年前发布8次阅读

Virtex-4 IBIS – Virtex-4 IBIS文件无法通过ibischk4的特定版本

问题描述 Virtex-4 IBIS文件通过ibischk v4.0.0，v4.0.2和v4.1.1，但是它在v4.0.1和v4.1.0中失败，并显示以下错误消息： “ERROR - 模型GTLP：[上升波形] [R_fixture] = 25欧姆，[V_fixture_max] = 1.65V，MAX列DC端点为0.33V和1.65v，但应用于模型IV表的等效...

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7年前发布2次阅读

用于DSP的System Generator – 我无法在SysGen中使用DDS Core来定位Virtex-4。为什么？

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7年前发布1次阅读

LogiCORE PCI Express PIPE – 只有某些设计需要数据表对系统时钟（sys_clk）的意义？表2表明时钟应为125 MHz

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7年前发布1次阅读

LogiCORE直接数字综合（DDS）v5.0 – 为什么通道输出会以意想不到的方式运行？

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7年前发布7次阅读

LogiCORE数字上变频器（DUC）v1.3 – 为什么我收到有关数据缓冲区数据存储深度的错误？

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7年前发布2次阅读

LogiCORE数字上变频器（DUC）v1.3 – 为什么我得到一个ROM初始化字符串无法寻址的数组错误？

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7年前发布1次阅读

LogiCORE数字上变频器（DUC）v1.3 – 为什么我得到的输入宽度大于DUC输出中求和加法器输出宽度的误差？

问题描述为什么我得到一个错误，输入宽度大于DUC输出中求和加法器的输出宽度？解决/修复方法这在数字上变频器（DUC）的v1.4中得到修复。

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7年前发布6次阅读

Spartan-3 / -3E，DCM – DSSEN引脚的功能是什么？

问题描述 DCM上的DSSEN引脚有什么作用？解决/修复方法 DSSEN引脚和DSS_MODE属性已准备好支持DCM中的数字扩频（DSS）功能。不支持此功能。但是，DSSEN引脚仍然是DCM原语中的输入引脚，以保持与所有DCM库版本的兼容性。对于使用DCM的所有设计，请将DSSEN引脚...

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7年前发布1次阅读

7.1i EDK Service Pack 2 – PLB_IPIF_v2_01_a从站附件不响应IP主站读取和主站启用PLB IPIF在C_Burst_Enable为False时不起作用

问题描述一般问题描述：当通用C_SUPPORT_BURST为False，并且PLB IPIF用于纯主配置（非主从）时，某些信号未初始化（不在Bus_Reset中，如在默认配置中），但在读取模式下的“if语句”中使用。这导致主访问不在总线上生成M_Request。 “错误信息： -----------...

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7年前发布2次阅读

文档 – 文档在Web上的更改频率，以及如何在发生更改时保持通知或收到警报？

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7年前发布2次阅读

7.1i XST – 增量综合被破坏（致命错误）

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7年前发布2次阅读

7.1i XPower – 当我尝试打开具有差分标准的Virtex-4报告时出现“Fatal_Error：GuiUtilities：WinApp.c：710”

问题描述关键词：7.1，XPower，致命错误当我在XPower中打开具有差分I / O标准的Virtex-4设计时，会发生致命错误。解决/修复方法要解决此问题，请使用XPower GUI查看功率数据，而不是生成报告。这在ISE版本8.1i中得到了解决。

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7年前发布4次阅读

7.1 / 6.3 EDK – MicroBlaze的堆栈/堆大小分配

问题描述关键字：堆栈，堆，MicroBlaze，分配，大小，gcc 解决/修复方法

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8.2i iMPACT – 使用Platform USB线编程/验证18V00 PROM失败

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7年前发布1次阅读

7.1i EDK – EDK中的MPMC内核入门

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7.1i SmartModels – 如何安装Xilinx SmartModels？

问题描述解决/修复方法 http://toolbox.xilinx.com/docsan/xilinx7/books/docs/sim/sim.pdf(Xilinx 答复14019 ）（Xilinx答复18852）（Xilinx答复18853）（Xilinx答复14597）

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7年前发布3次阅读

LogiCORE乘法器累加器（MACC）v4.0 – 如果我针对Virtex-4设置18×18 MAC的周期数大于4095时，为什么MAC FIR无法生成，即使GUI表示MAX范围是16384？

问题描述为什么在针对Virtex-4时，如果我将18x18 MAC的周期数设置为大于4095，则MAC FIR无法生成，即使GUI表示MAX范围是16384？解决/修复方法此限制仅适用于Virtex-4，因为乘法器累加器（MACC）不能使用超过1个DSP48，并且位增长只能为12位。当输入为18x18时...

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7年前发布8次阅读

7.1i XST – “错误：Xst：792 – ” .v“第8行：索引7不在信号范围内跳转