SOC FPGA论坛首页-ChipDebug-第249页

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等级-LV1-ChipDebug

7年前发布4次阅读

用于PCI Express的LogiCORE Endpoint Block Plus v1.5 Rev 1 EA – 使用LogiCORE Endpoint Block Plus定位Virtex-5 ES芯片时的已知问题是什么？

问题描述本答复记录列出了与Virtex-5工程样品硅（ES）上针对PCIe的LogiCORE Endpoint Block Plus相关的已知问题。解决/修复方法 Xilinx强烈建议您在针对集成PCI Express模块时，针对PCIe生产Virtex-5器件和LogiCORE端点模块PLUS。在勘误表（ http://www....

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7年前发布1次阅读

8.2i与EDK一起使用的EDK Sp2 – OPB_PCI_V1_02_a与ISE流程的TCL脚本问题

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7年前发布3次阅读

MPMC2 v1.7 – ML310 / Virtex-II Pro架构的参考设计

问题描述已经为多端口存储器控制器2提供了参考设计。该参考是使用MPMC2 GUI的1.7版本。解决/修复方法 http://www.xilinx.com/txpatches/pub/applications/refdes/ml310_ddr_idpoc_100mhz.zip

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7年前发布1次阅读

9.1i EDK – “错误：MDT – chipscope_opb_iba_0（chipscope_opb_iba） – 生成核心。” ChipScope IBA / OPB Core不适用于Virtex-5

问题描述 ChipScope Core在带有EDK的Virtex-5中不起作用。出现以下错误消息： “错误：MDT - chipscope_opb_iba_0（chipscope_opb_iba） - 生成核心：： ***错误：java.io.FileNotFoundException： C：\设计\ ML501_Demos \ simple_opb_test \执行\的ChipSc...

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7年前发布9次阅读

8.2i Virtex-5，约束 – 无法在时钟区域，时间组或顶层创建区域约束

问题描述当我试图通过分配区域约束过程在分区，非分层组或分层组上创建区域约束时，我不能在时钟区域图例处于活动状态时放置区域约束范围，也不能将区域约束放置到时钟区域。此外，我不能基于时间组或设计的顶层创建区域约束，也不能创建浮动区域约束。非层...

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7年前发布2次阅读

8.1 AccelDSP综合工具 – 哪些版本的MATLAB与AccelDSP兼容？

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7年前发布1次阅读

8.1i Virtex-4 MAP – 使用“-logic_opt on”时“运行物理综合”期间崩溃

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7年前发布1次阅读

Virtex-E / -II / -II Pro / -4 – 什么是默认I / O标准？

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7年前发布2次阅读

7.1i EDK – 某些MicroBlaze 4.0缓存链接（XCL）大小在PAR期间产生错误

问题描述关键字：2K，4K，字节解决/修复方法 http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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7年前发布1次阅读

7.1i CORE Generator – 当我使用轮询模式时，不会生成“coregen.fin”文件

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7年前发布3次阅读

7.1i ISE – Synplify流程为包含Core Generator或Architecture Wizard内核的设计提供“Process”Synthesize“not not complete”

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7年前发布3次阅读

6.3 EDK – LibGen发出以下错误：“错误：MDT – 来自TCL的错误： – linux（） – 无法读取”drvlist“：没有这样的变量”

问题描述关键词：EDK，XPS，LibGen，Library Generator，Linux，Monta Vista，MV，BSP 解决/修复方法

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7年前发布3次阅读

LogiCORE XAUI v5.0核心 – XAUI核心的发行说明和已知问题

问题描述一般问题描述：本答复记录包含LogiCORE XAUI v5.0核心的以下信息，该核心在6.3i IP更新3和IP更新4中发布： - 什么是新的 - 已知的问题有关安装说明和软件要求，请参阅（Xilinx答复19939） 6.3i IP更新3和（Xilinx答复20083） 6.3i IP更新4。注意：X...

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7年前发布2次阅读

6.2i iMPACT – 在iMPACT错误中分配非Xilinx第三方BSDL结果：“EXCEPTION：iMPACT：BsdlYacc.c：615：1.39 – Bsdl reader error”

问题描述一般问题描述：我有一个非Xilinx器件BSDL文件，其中包含BSDL_extension类型的属性，如下所示：属性MY_ATTRIBUTE：BSDL_Extension; 当我将BSDL文件分配给JTAG链上的非Xilinx器件时，iMPACT会报告以下错误： “信息：iMPACT：1777 - 读<device_nam...

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7年前发布3次阅读

6.1.1用于DSP的System Generator – 为什么在循环仿真中将XtemeDSP ZBTRAM与我的硬件一起使用时会出现意外结果？

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7年前发布79次阅读

CPLD CoolRunner-II – 电源排序的影响是什么？

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7年前发布7次阅读

6.1i ISE – 关闭Project Navigator会产生运行时错误

问题描述解决/修复方法 http://support.xilinx.com/support/techsup/sw_updates

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7年前发布7次阅读

6.1i XPower CPLD – 如果输入设置为0 MHz，估计活动率过程可能会失败

问题描述一般问题描述：在我的CPLD设计中，输入设置为0 MHz，估计活动费率过程无法正常工作。解决/修复方法您可以通过在适当的输入频率上输入非常小的非零值来解决此问题。

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7年前发布22次阅读

5.2i CPLDFit – “Cpldfit.exe遇到问题需要关闭”

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等级-LV2-ChipDebug

7年前发布47次阅读

适用于Windows的英特尔®HLS编译器版本18.1在哪里？

英特尔®HLS编译器错误地未包含在英特尔®Quartus®Prime设计软件版本v18.1的Windows版本中。

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等级-LV4-ChipDebug

6年前发布63次阅读

xilinx FPGA vivado synplfy verilog 高级语法技巧分享

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6年前发布146次阅读

sspi加载ecp5或者ECP3

各位大神有没有弄过通过SSPI模式给FPGA加载程序的，现在我感觉没什么问题但是第一步读取FPGA id没有任何返回，想请教一下有经验的人啊

Lattice-莱迪斯

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4年前发布86次阅读

FPGA开发板连接问题

电脑可以识别开发板，VIVADO也可以，但是开发板就像接触不良一样，USB图标时不时的出现，出现的时候VIvado就可以找到开发板，但是出现的时间太短，只有零点几秒到几秒，根本没有办法下载

FPGA常见问题

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3年前更新2次阅读

学点不一样的技术：FPGA可重构技术——FPGA芯片

FPGA可重构技术就是通过上位机控制在FPGA运行过程中加载不同的Bitstream文件，FPGA芯片根据文件内的不同逻辑将内部的资源全部或...

学点不一样的技术：FPGA可重构技术——FPGA芯片-ChipDebug

FPGA新闻资讯

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11个月前更新68次阅读

PotatoPie 2.1/3.0 教程(6) —— 实验5 FPGA内部DNA码读取例程

为了更好地保护用户代码的安全，PotatoPie 板上的EF2芯片均具有唯一的 DNA 序列，可以使用该序列对用户设计进行保护。每块芯片...

PotatoPie 2.1/3.0 教程(6) —— 实验5 FPGA内部DNA码读取例程-ChipDebug

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10个月前更新182次阅读

PotatoPie 4.0开发板视频图像处理+RISC-V设计资料汇总帖（更新至2023/03/29）

资料转移至这个链接更新https://chipdebug.com/forum-post/54896.htmlPotatoPie 4.0 视频图像处理+RISCV设计板已发布！此帖将作...

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9个月前发布46次阅读

Litex简介PPT

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3年前更新103次阅读

谁能给我一个3.8.0.115.3_Diamond_x64的license？

谁能给我一个3.8.0.115.3Diamondx64的license？我之前用的是3.5版本的DIAMOND，但是现在由于器件生级需要使用3.8版本的软件，谁有，麻烦发一个给？

Lattice-莱迪斯

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7年前发布76次阅读

哪位兄弟用过flash，我现在遇到个问题是有的block读写正确，有的不正确该怎么解决？

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7年前发布13次阅读

为什么我的设计在异步重置模式下嵌入块RAM（EBR）时会得到警告？

由于嵌入式块RAM（EBR）的体系结构，时钟可以在复位之前使时钟保持低电平，并在复位后的低到高转换后释放时钟周期。否则，可能会破坏存储器内容。这是在格子产品数据表中记录的，以查找此讨论，打开数据表并搜索“EBR异步重置”一词；如果可能的话，建议使用...

Lattice-莱迪斯

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