SOC FPGA论坛首页-ChipDebug-第320页

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PotatoPie 4.0 实验教程(9)——FPGA LVDS通信测试例程

LVDS 通信测试实现功能概括：实现 PotatoPie板 LVDS 数据回环。功能说明：使用 PotatoPie开发板进行了数据的 LVDS 回环通...

PotatoPie 4.0 实验教程(9)——FPGA LVDS通信测试例程-ChipDebug

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PotatoPie 4.0 实验教程(12) —— FPGA驱动ST7735 SPI LCD显示模块

1.实验说明1.1 管脚说明set_pin_assignment { clk_ref } { LOCATION = P11; IOSTANDARD = LVCMOS33; }
set_pin_assignment { lcd...

PotatoPie 4.0 实验教程(12) —— FPGA驱动ST7735 SPI LCD显示模块-ChipDebug

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PotatoPie 4.0 实验教程(13) —— FPGA与PCF8563通讯实现数字时钟

本实验主要用于演示FPGA读取RTC芯片PCF8563的时间信息。1.实验说明1.1引脚说明set_pin_assignment { sys_clk } { LOCATION = P11...

PotatoPie 4.0 实验教程(13) —— FPGA与PCF8563通讯实现数字时钟-ChipDebug

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PotatoPie 4.0 实验教程(15) —— FPGA实现SDRAM作为SRAM进行读写

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361环境描述同步动态随机存取内存（synchronous dynam...

PotatoPie 4.0 实验教程(15) —— FPGA实现SDRAM作为SRAM进行读写-ChipDebug

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PotatoPie 4.0 实验教程(11) —— FPGA实现TM1637数码管显示模块驱动

1.实验说明1.1管脚说明本实验需要连接数码管模块，本实验以PotatoPie 3.0为例，PotatoPie 2.1只是绑定的管脚不一样请参考工程，...

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PotatoPie 4.0 实验教程(16) —— FPGA通过LVDS实现HDMI输出显示

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361概述HDMIHDMI(High Definition Multimedia Interfa...

PotatoPie 4.0 实验教程(16) —— FPGA通过LVDS实现HDMI输出显示-ChipDebug

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在modesim中显示状态机变量参数名的两种方法及比较

对于VHDL，modelsim是直接支持的，对于verilog我们则需要动些小脑筯。我在网上搜罗了一下，主要包括以下两种方法：1.通过modelsi...

在modesim中显示状态机变量参数名的两种方法及比较-ChipDebug

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时钟抖动（clock jitter）和时钟偏移（clock skew）的定义，及其对时序的影响

参考链接：http://en.wikipedia.org/wiki/Clock_skew#Confusion_between_clock_skew_and_clock_jitterhttp://www.eetop.cn/blog/...

时钟抖动（*clock jitter*）和时钟偏移（*clock skew*）的定义，及其对时序的影响-ChipDebug

时钟抖动（*clock jitter*）和时钟偏移（*clock skew*）的定义，及其对时序的影响-ChipDebug

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关于流水线延时公式的个人理解

不带反馈的组合逻辑展开成流水线结构的优点在很多文章中已经阐述，主要是提高系统的性能，主要的手法是插入寄存器暂存组合逻辑的...

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时序优化之物理综合优化

所谓物理综合优化，其实是EDA功具自身去通过改变器件步局及布线来实现时序收敛，看上去好像比较方便，但实际其存在极大的局限性...

时序优化之物理综合优化-ChipDebug

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[VA INTERNAL ERROR-1000]

[VA INTERNAL ERROR-1000] FILE C:/swtools/MinGW/msys/1.0/home/jenkins/workspace/BuildEfinity/rushc/customer/Efinix/src/util/EfxUtil.cpp at line 1162 0 != outNet ""错误原因：信号的输入输出方向定义反了。在应用中把输出定义成了输入input wire dou...

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精Debug Core UUID mismatch案例总结 – update2

Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时共同分享。一般...

Debug Core UUID mismatch案例总结 - update2-ChipDebug

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Verilog概念介绍

使用 Verilog 的设计流程下图总结了 ASIC（即门阵列、标准单元）或 FPGA 的高级设计流程。在实际设计情况中，以下部分中描述的每...

Verilog概念介绍-ChipDebug

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verilog教程(1) —— Verilog语法简介

Verilog语法入门Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和...

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FPGA历史及原理简介

前言讲述FPGA前，我们先讲讲当年中兴被制裁的问题。美国前总统特朗普曾经发布过一条禁令，由于中兴违反了美国的某个条例，禁止美...

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PotatoPie V4.0 入门教程(0)——安路EG4 FPGA架构介绍

在前面的文章 FPGA历史及原理简介中我们对FPGA的基本架构作了简单介绍.这里我们将较为详细地介绍EG4的架构,要学好FPGA,必须清...

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PotatoPie V4.0 入门教程(1)——开发板硬件资源介绍

板载接口介绍左边的有JTAG标识的TypeC口是板载下载器板子上面部分的有UART标识的TypeC口就是USB转串口.上部的CAMERA标识的是摄像...

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PotatoPie V4.0 入门教程(6) ——安路FPGA的modelsim 仿真

为什么需要仿真？仿真有什么优势？在进行FPGA工程开发中，我们免不了需要验证功能是否正确,如果功能不正确就还需要进行调试，有...

PotatoPie V4.0 入门教程(6) ——安路FPGA的modelsim 仿真-ChipDebug

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PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装

从网盘下载串口驱动双击CH341SER.EXE，点击安装等待一会，即可完成安装。

PotatoPie V4.0 入门教程(4)——USB转串口模块驱动安装-ChipDebug

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PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试

前面的教程中我们完成了基于 TD 软件工程的创建、 FPGA 代码的创建、 FPGA程序的下载，FPGA modelsim 的仿真调试，我们现在进行...

PotatoPie V4.0 入门教程(7) 使用内部逻辑分析仪ChipWatcher进行FPGA调试-ChipDebug

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Modelsim仿真问题

modelsim的仿真中设置Yout的输出形式位Analog(Automatic)时出现Unable to retrive min/max values

FPGA常见问题

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verilog教程(0) ——为什么PotatoPie的例程选择verilog而不是VHDL？

当前业界的硬件描述语言中主要有VHDL 和Verilog HDL还有SystemVerilog，FPGA和ASIC设计使用前两者居多，SystemVerilog用于ASIC的设计居多。Verilog HDL 语言在全球范围具有广泛的用户群，具有超过 80%的行业覆盖率。在美国，使用 Verilog HDL 进行设计的工程...

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verilog教程(1) —— verilog进行FPGA设计的基本概念

Verilog HDL 语言的描述层级Verilog HDL 语言描述能力综述使用 Verilog HDL 语言可以从 3 个描述级别的 5 个抽象层次等不同层次...

verilog教程(1) —— verilog进行FPGA设计的基本概念-ChipDebug

verilog教程(1) —— verilog进行FPGA设计的基本概念-ChipDebug

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verilog教程(2) —— Verilog基础语法

Verilog的基本元素既然Verilog作为硬件描述语言，那它用什么基本元素去描述硬件呢？如下：模块（Module）——verilog的工程由模...

verilog教程(2) —— Verilog基础语法-ChipDebug

verilog教程(2) —— Verilog基础语法-ChipDebug

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verilog教程(3) —— Verilog 数值表示和数据类型

在数字逻辑系统中，只存在高电平和低电平，因此用其表示数字只有整数形式，并存在 3 种表示方法，即：原码表示法（符号加绝对值）、反码表示法（符号加反码）和补码表示法（符号加补码）。这三种在 FPGA 开发中都有着广泛的应用，下面分别讨论。1．原码表示...

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verilog教程(4)——运算符和表达式

表达式表达式由运算符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。操作数可以为常数，整数，实数，线网，寄存器，时间，位...

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verilog教程(5)——控制语句

verilog中主要有 if 语句、case语句、for 语句、while语句，由于for并不是所有FPGA开发工具都能综合，而while语句在硬件上并不需要，因此这两个都不讲，有兴趣的自己查看语法书。条件语句if 语句的语法如下：if (condition1) true_statement1 ;
else if (cond...

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verilog教程(6)—— verilog的三种建模方式

国内verilog教程最出名的就是夏宇闻老先生的书，我个人也是用这本书入门，但是实话讲从后来的工作经验中看，夏先生的书更多的是...

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verilog教程(7)—— verilog的三种建模的代码实现详解

结构建模模块定义结构一个模块module 的结构如下：module module_name
#(parameter_list)
(port_list) ; Declarations_and_State...

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verilog教程(8)——编译指令

编译预处理是 Verilog HDL 编译系统的一个组成部分，指编译系统会对一些特殊命令进行预处理，然后将预处理结果何源程序一起再进行通常的编译处理。以“ `”（反引号）开始的某些标识符是编译预处理语句。在 Verilog HDL 语言编译时，特定的编译器指令在整个编...

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