SOC FPGA论坛首页-ChipDebug-第322页

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等级-LV4-ChipDebug

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PotatoPie 4.0 实验教程(41) —— FPGA实现RISC-V 扩展 GPIO UART Timer功能

TD工程介绍我们提供的TD工程里的RISC-V核默认就开启了GPIO UART扩展，可以看到还有SPI和I2C扩展。因此后面的实验中TD的工程我们...

PotatoPie 4.0 实验教程(41) —— FPGA实现RISC-V 扩展 GPIO UART Timer功能-ChipDebug

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PotatoPie 4.0 实验教程(43) —— FPGA实现RISC-V 扩展SPI功能

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工程介绍

PotatoPie 4.0 实验教程(43) —— FPGA实现RISC-V 扩展SPI功能-ChipDebug

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PotatoPie 4.0 实验教程(43) —— FPGA实现RISC-V 扩展SPI功能-ChipDebug

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等级-LV3-ChipDebug

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PotatoPie 4.0 实验教程(44) —— FPGA实现RISC-V 扩展I2C功能

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361工程介绍该工程主要用于验证RISC-V的I2C读写测试。...

PotatoPie 4.0 实验教程(44) —— FPGA实现RISC-V 扩展I2C功能-ChipDebug

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等级-LV3-ChipDebug

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开源FPGA通用编程器openFPGALoader

openFPGALoader用于对 FPGA 进行编程的通用实用程序。与主要制造商（Xilinx、Altera/Intel、Lattice、Gowin、Efinix、Anlogic、Cologne Chip）的许多板、电缆和 FPGA 兼容。 openFPGALoader 适用于 Linux、Windows 和 macOS。不确定您的硬件是否受支持？检查...

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LiteX使用参考

https://jia.je/hardware/2023/04/24/litex-uart-over-jtag/https://jia.je/hardware/2023/04/19/litex-digilent-arty-a7/https://shzeng.cn/2023/05/07/litex/index.htmlhttps://blog.csdn.net/weixin_46423500/article/details/129297000https://www.taterl...

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等级-LV3-ChipDebug

2年前更新161次阅读

安路（Anlogic）器件 PLL名词说明及参数详细说明

PLL结构分频器上图中M为反馈分（倍）频器，N为参考时钟分频器，C0 C1 C2 C3 C4 为输出分频器。PFD在PLL中，"PDF" 代表 "Phase De...

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

安路（Anlogic）器件 PLL名词说明及参数详细说明-ChipDebug

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Litex简介PPT

Litex简介PPT-ChipDebug

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等级-LV1-ChipDebug

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提问auraro 64B66B 如果把回环模式改为000 那么channel_up 就一直为低但是如果改为010 channel_up 就能为高了，为什么会这样？

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布25次阅读

‘GD25lgFlashDevice’ object has no attribute’ read _status_reg_2, aborting flash programming

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

'GD25lgFlashDevice' object has no attribute' read _status_reg_2, aborting flash programming-ChipDebug

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等级-LV3-ChipDebug

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PotatoPieV4 litex vexriscv裸机biso启动和demo教程

平台构建生成FPGA工程和编译BIOS, 但不编译FPGA。python3 -m litex_boards.targets.icmaker_potato_pie_v4 --build --no-compile...

PotatoPieV4 litex vexriscv裸机biso启动和demo教程-ChipDebug

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等级-LV3-ChipDebug

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litex和migen相关资料

litex /README.mdLiteX WikiLiteX for Hardware Engineerslinux-on-litex-vexriscv /README.mdRISC-V Open Source Supervisor Binary Interface (OpenSBI)opensbi/docs/firmware /fw.mdhttps://github.com/riscv-software-src/opensbi/blob/master/docs/firmw...

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litex 编译opensbi

git clone https://github.com/litex-hub/opensbi --branch 0.8-linux-on-litex-vexriscv
cd opensbi
make CROSS_COMPILE=riscv64-unknown-elf- PLATFORM=litex/vexriscv

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litex生成MMC设备树

需要先 python3 make.py --board=icmaker_potato_pie_v4 --buildpython3 ~/litex/python-litex/litex/litex/tools/litex_json2dts_linux.py --initrd disabled --root-device mmcblk0p2 ~/litex/linux-on-litex-vexriscv/build/icmaker_potato_pie_v4/csr.jso...

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ubuntu下安装litex

安装python虚拟环境安装virtualenvpip install virtualenvvirtualenv -p python3.8 venvsource venv/bin/activatepythonexit()安...

ubuntu下安装litex-ChipDebug

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litex各个文件的生成路径

支持linux的soc工程在~/litex/linux-on-litex-vexriscv/build/icmaker_potato_pie_v4/linux生成的工程路径在~/litex/buildroot/o...

litex各个文件的生成路径-ChipDebug

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等级-LV3-ChipDebug

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litex soc Rust 嵌入式开发环境

本文转自https://zhuanlan.zhihu.com/p/598103391安装 Rust 工具链我们需要先安装 Rust 对 RISC-V 的支持，这里不需要单独安装 r...

litex soc Rust 嵌入式开发环境-ChipDebug

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2年前更新43次阅读

在 LiteX 中使用 UART over JTAG

背景在给 Alinx AX7021 适配 LiteX 的时候，遇到一个问题：PL 上没有连接串口，只有 PS 连接了串口，如果用 RISC-V 软核的话，就会面临无串口可用的情况，除非在扩展 IO 上自己定义一个串口。因此研究了一下 LiteX 自带的 UART over JTAG 功能，在 Alinx AX70...

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2年前发布56次阅读

PCB常用图形符号标准字体

字符效果字符与图形符号对应关系：字体名称为Mooretronics.ttf

PCB常用图形符号标准字体-ChipDebug

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XL_易灵思FPGA

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2年前更新2417次阅读

Efinity入门使用-v1

1、软件预设置
2、新建工程3、添加源文件4、添加管脚约束5、添加GPIO6、PLL设置7、添加debug8、下载
9、仿真
软件预设置...

Efinity入门使用-v1-ChipDebug

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InterfaceDesinger 使用案例-v2

1、 DDIO用法
2、时钟输出
3、Efinity处理三态端口问题
4、PLL的添加

InterfaceDesinger 使用案例-v2-ChipDebug

InterfaceDesinger 使用案例-v2-ChipDebug

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XL_易灵思FPGA

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2年前更新110次阅读

易灵思钛金系列加密方案

易灵思的钛金系列支持加密特性，包括使用AES-GCM-256算法的比特流加密知识产权保护和使用RSA-4096算法的非对称比特流认证。这两...

易灵思钛金系列加密方案-ChipDebug

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加法进位链的手动约束

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
在outflow下会生成一个<project>.qplace文...

加法进位链的手动约束-ChipDebug

加法进位链的手动约束-ChipDebug

加法进位链的手动约束-ChipDebug

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ZYNQ 移植 Linux Frame Buffer支持SPI LCD

为litex支持SPI LCD屏作参考。https://zhouyuqian.com/2020/05/11/ZYNQ-%E7%A7%BB%E6%A4%8D-Linux-Frame-Buffer/Framebuffer 是...

ZYNQ 移植 Linux Frame Buffer支持SPI LCD-ChipDebug

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2年前发布27次阅读

功能仿真怎么查看内部信号

JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...

功能仿真怎么查看内部信号-ChipDebug

FPGA常见问题

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ERROR(3): EFX_PNR routing could not complete

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XL_易灵思FPGA

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Error, the DDR Memory Type parameter in IPM = DDR3, does not match to Memory Type setting in InterfaceDesigner cs_mem type=LPDDR3.

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2年前发布90次阅读

关于Lattice加密的问题

前一段时间拿到了一块带Lattice XP2片子的加密板卡和原理图，手上只有一个.key文件好像不能加密烧写文件，之前的密匙也找不到了，假如我直接把片子吹掉换一个新的应该可以绕过加密了吧，因为不太了解Lattice的加密涉不涉及外围电路所以来咨询下。或者有没有办...

Lattice-莱迪斯

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等级-LV3-ChipDebug

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PotatoPie V4.0 RGMII 千兆网 UDP传输教程

Internet（互联网）是全球范围内连接计算机网络的系统，它由大量的本地、区域和全球网络互连而成，使用统一的通信协议（TCP/IP）...

PotatoPie V4.0 RGMII 千兆网 UDP传输教程-ChipDebug

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[EFX-0377 ERROR] Clock port ‘CLK’ of instance ‘edb_top_inst/la0/la_resetn_p1~FF’ is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)

虽然在module上给了时钟，但是在top上并没有定义，时钟不存在。如我在使用中没有定义input clk_25m另外添加debug的时钟也要看...

[EFX-0377 ERROR] Clock port 'CLK' of instance 'edb_top_inst/la0/la_resetn_p1~FF' is constant. (xxx/Efinity/work_dbg/debug_top.v:4076)-ChipDebug

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PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app

开发板购买链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361手机扫码工程文件说明boot.json是启动脚本demo.7...

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app-ChipDebug

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app-ChipDebug

PotatoPie 4.0 实例教程 VexRiscv MCU 从SD卡运行app-ChipDebug

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