SOC FPGA论坛首页-ChipDebug-第327页

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等级-LV1-ChipDebug

7年前发布14次阅读

三速以太网IP核是否支持A10器件中的RGMII模式？

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等级-LV1-ChipDebug

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错误：（vsim-3033）./../submodules/ _modular_adc_0.v（26）：’实例化’ _modular_adc_0_control_internal’失败了。找不到设计单位。

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7年前发布14次阅读

为什么我的qsys-script命令失败？错误：命令名称“<命令名>”无效

如果不包含软件包版本，qsys-script命令将失败。运行qsys-script命令时，必须执行以下操作之一：使用开关--package-version = <value>在命令中指定包版本在TCL脚本中指定包版本，并使用包require -exact qsys <version>直接请求系统脚本API 这...

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等级-LV1-ChipDebug

7年前发布14次阅读

在仿真MAX 10 ADC IP内核时，为什么IRQ在单周期转换模式下不会自动清零？

MAX®10器件中模块化ADC IP内核的ISR寄存器中的EOP位负责生成IRQ，当接收到完整的采样块时，硬件将其设置为“1”。在RTL仿真中，该位不会自动清零。用户需要向此位写入1才能清除它。解决方法要将下一个中断的EOP位清零，请将1写入ISR寄存器，以指示接收到完...

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7年前发布14次阅读

哪里可以找到旧版本的ispVM？

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Lattice-莱迪斯

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7年前发布14次阅读

11.5 / 12.1 – iMPACT – 在Spartan-6 MultiBoot PROM文件生成中“添加非配置数据文件”缺少选项

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7年前发布14次阅读

为什么我在rx单工模式下使用到达10个收发器时看到高频，保留未使用的链路

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7年前发布14次阅读

Cyclone III引脚连接指南：已知问题

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等级-LV2-ChipDebug

7年前发布14次阅读

XSimField:XXMIGET可以在设计上运行XBLX，即使在删除所有XBLX逻辑之后

描述XSimGube可以在包含XBLX符号的设计上运行XBLUX，即使这些符号已经被移除。解决方案XSimPoT似乎使用了一个旧版本的设计，一个用于包含XBLUX，而不是最新的设计文件。当XSimGoT运行在包含XBLX符号的设计上时，它创建某些文件，否则它将不会创建。然后，当XB...

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7年前发布14次阅读

使用MaKeMnTM和AdtTNM，将TNMS添加到.xNF文件中。

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7年前发布14次阅读

2.02a IBERT – 在某些设置下，V7 2000T FHG1761 GTX上的IBERT核心生成失败

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等级-LV2-ChipDebug

7年前发布14次阅读

Aurora 64B / 66B v6.2 – ISE Design Suite 13.4的发行说明和已知问题

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7年前发布13次阅读

13.2 ChipScope插入器 – 无法接受超过8192的数据深度

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7年前发布13次阅读

13.2 ChipScope Pro – 插入器在针对Virtex-7器件时失败

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7年前发布13次阅读

14.x时序 – 了解时序报告的数据表样式部分

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7年前发布13次阅读

Spartan-6 GTP：时钟转发提示

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7年前发布13次阅读

13.1 PlanAhead – 报告Spartan-3E器件的错误利用率

描述当我在PlanAhead工具中查看实施利用率报告时，它会报告器件过度使用。但MAP完成并报告该器件具有可用资源。这是一个已知的问题？解是的，这是Spartan-3E器件的一个已知问题。请使用MAP报告获取PlanAhead 13.1及更早版本软件中的准确利用率信息。该问...

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7年前发布13次阅读

Virtex-6 CXT – 如果使用Virtex-6 CXT器件，是否可以使用系统监视器？

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7年前发布13次阅读

具有图标2逻辑调试核心的Read EngPiSwiteC.CDC

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2年前更新13次阅读

Verilog：图形和Verilog混合输入的电路设计

实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

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FPGA常见问题

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7年前发布13次阅读

在XAPP1276中，电子表格中的GTY Fracxo线率不正确。

描述XAPP1276中的电子表格表明，在FULTACAL+FPGA中GTY收发器的最大支持率与FPLL限制为16.4 Gb/s。这是不正确的。解决方案在FUTCAL+FPGA的GTY收发器中，FPLL的最大支持线速率为28.1 Gb/s。XAP1276中的电子表格将在下一个版本中更新。

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7年前发布13次阅读

SHIFT寄存器（基于RAM）宏功能不支持Cyclone IV GX的MLAB或M512存储器模块

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等级-LV4-ChipDebug

2年前更新13次阅读

LATTICE 5G+网络基础设施的安全性和同步FPGA解决方案

如今我们可以看到5G开放式无线接入网络（ORAN）正改变着蜂窝和移动网络的格局。具体而言，RAN架构的开放、解聚和虚拟化促使移动网络基础设施发生了重大变化。传统RAN网络的许多功能面临软硬件解耦。这种趋势为网络部署带来了灵活性和更多创新，还可以混用来自...

Lattice-莱迪斯

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7年前发布13次阅读

如何配置我的Micron混合存储器立方体（HMC）总线功能模型（BFM）以半宽模式（8通道）运行？

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等级-LV1-ChipDebug

7年前发布13次阅读

Interlaken MegaCore功能10.3125-Gbps变化，收发器以不正确的通道速率运行

具有收发器的ref_clk -Gbps Interlaken MegaCore功能变化需要不同于最初设计的ref_clk频率。如果您使用Interlaken 12通道，生成的10 Gbps变化，则在仿真和器件上编程时，通道速率为10.2 Gbps而不是10.3125 Gbps。因此，除了按照Interlaken MegaCore功能用户...

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等级-LV3-ChipDebug

2年前发布13次阅读

分享个逻辑分析仪前端电路

分享个逻辑分析仪前端电路-ChipDebug

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等级-LV2-ChipDebug

7年前发布13次阅读

FPGA Express 3.2 – Verilog预处理器可用于“IFDEF”、“其他”和“Endif”

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7年前发布13次阅读

内部错误：子系统：PE_NF，文件：/ quartus / power / pe_nf / pe_nf_hssi.cpp，行：247

由于Quartus®Prime软件存在问题，如果.qsf（quartus设置文件）包含以下赋值，则可能会看到此内部错误： set_global_assignment -name ENABLE_UNUSED_RX_CLOCK_WORKAROUND ON 解决/修复方法要避免此错误，请删除不再支持的分配。要保留设计中任何未使用的收...

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等级-LV1-ChipDebug

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11.1时序分析器 – 交叉探测与FPGA编辑器不一致

问题描述使用ISE时，交叉探测在我的计算机上不能始终如一。如何进行交叉探测工作？解决/修复方法在Timing Analyzer中选择逻辑资源时，FPGA Editor偶尔会生成以下警告： “无法选择sym LVDS_DATA / SERDES_TX / tx3 / ddr_reg3 / FF1。” 这是关联逻辑和物理...

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等级-LV1-ChipDebug

7年前发布13次阅读

如何使用Quartus II软件生成未压缩的JAM STAPL字节代码2.0文件（.jbc）？

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