SOC FPGA论坛首页-ChipDebug-第53页

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7年前发布21次阅读

CPLD XC9500 CoolRunner XPLA3，CoolRunner-II – Xilinx CPLD的最小时序值是什么？

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7年前发布89次阅读

LATTICE ECP5 FPGA DDR3编译错误

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3年前更新102次阅读

当通过仿真确认CMOS到DPHY IP时，16位短包数据序列输出如下0,1,0,1,0,1,0,1 ……这是正确的吗？

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4年前发布40次阅读

Vivado如何计算关键路径的建立时间裕量？（理论分析篇）

关于时序分析的示例，我们先用如下这张图分析：
外层大框表示FPGA芯片，内部是寄存器路径，框外部为晶振。
时序分析如上图FPGA内...

Vivado如何计算关键路径的建立时间裕量？（理论分析篇）-ChipDebug

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3年前更新3次阅读

Nios II Step By Step 3–Nios II 中的DMA

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3年前发布20次阅读

FPGA CPLD应用设计200例.pdf

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3年前更新2次阅读

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果

在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

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3年前更新10次阅读

PCIe扫盲——PCIe总线基本概念

PCIe PCIe总线的提出可以算是代表着传统并行总线向高速串行总线发展的时代的到来。实际上，不仅是PCI总线到PCIe总线，高速串行总线取...

PCIe扫盲——PCIe总线基本概念-ChipDebug

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3年前更新22次阅读

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？

原作者：本站malong发布，建议malong把完整的手册发出来看看。使用海德汉光栅尺编码器（ENDAT2.2）测试绝对位置数据时，协议包...

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

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FPGA常见问题

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3年前更新41次阅读

ZYNQ7000 时钟配置方法

为了将ZYNQ的PS测的两个核运行频率提升到1GHZ，同时正确的配置我的时钟定时器以及时间戳，需要了解ZYNQ的时钟管理系统和配置方法。
1.ZYNQ PS侧的时钟子系统及默认配置
PS_CLK:系统晶振的时钟，这个是PS端的的时钟来源，经过一个叫PLL的锁相环功能部件，输出...

FPGA新闻资讯

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3年前更新30次阅读

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。
有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
...

Xilinx FPGA 工具Vivado时序收敛技术（一） Baseline基础理论-ChipDebug

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3年前更新116次阅读

如何用Python写Verilog？

事情是这样的，SoC工程师的一项典型工作就是集成。俗称连连看。当然除了连连看还有一些集成级的代码需要设计，比如CRG，regfile...

如何用Python写Verilog？-ChipDebug

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FPGA常见问题

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3年前更新11次阅读

几组实用FPGA原理设计图

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它...

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几组实用FPGA原理设计图-ChipDebug

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FPGA常见问题

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2年前更新20次阅读

中科亿海微乘法器(LPMMULT)

引言 FPGA（可编程逻辑门阵列）是一种可在硬件级别上重新配置的集成电路。它具有灵活性和可重构性，使其成为处理各种...

中科亿海微乘法器(LPMMULT)-ChipDebug

中科亿海微乘法器(LPMMULT)-ChipDebug

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中科亿海微(ehiway)

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2年前更新396次阅读

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit

在输入设计源文件和约束文件后，下一步进入 HDL2Bit 的设计实现流程。 HDL2Bit流程包括设计读入（Read Design）、 RTL 级优化（O...

安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

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安路TangDynasty(TD)从HDL源码生成比特流（bitstream）的流程介绍——HDL2Bit-ChipDebug

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7年前发布133次阅读

请问FPGA设计里的Clock-to-Pad的时序分析有啥意义？

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FPGA常见问题

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7年前发布530次阅读

什么是链路CRC（LCRC）和端到端循环冗余校验（ECRC），以及它们是如何使用的？

外围组件互连Express（PCIE）为数据的传输提供了两种不同的CRC测试。LCRC或链路CRC是在数据链路层中处理的。可选的ECRC或端点CRC是在事务层中处理的。这些CRC函数中的每一个都可以用来验证正确的数据已经被接收，但是它们在处理错误方面是不同的。LCRC用于验...

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7年前发布11次阅读

使用自生黑盒子进行设计。有关于没有SLIC（TBUF）支持的错误。。这个错误背后的原因是什么？

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7年前发布22次阅读

如何为SERDES实现外部参考时钟？

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7年前发布11次阅读

在LatticeECP2 / M器件中，我可以使用SPLL专用FB输入焊盘连接到SPLL IN引脚吗？

某些LatticeECP2 / M器件具有比专用IN和FB焊盘更多的SPLL元件，用于驱动这些SPLL上的IN和FB引脚。
例如，672封装中的ECP2-70部分在芯片的每一侧（左侧或右侧）具有两个SPLL块。但是，每侧只有一个专用的IN和FB SPLL I / O缓冲器：LUM0_SPLLT_IN_A / B（PL38A ...

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7年前发布19次阅读

格子菱形工具需要一个新的许可证吗？安装格子菱形的加密包后，使其能力，例如生成加密的比特流。

用户可以使用从格式化网站生成的现有许可证进行加密包。安装加密包后，启用了这些功能。

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7年前发布47次阅读

设备的FIT率是多少？

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7年前发布10次阅读

安装6将不接受Win32版本迟于1.25.142.0

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7年前发布12次阅读

CPLD XC9500 -电容负载下的器件转换速率（上升/下降/切换时间）

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7年前发布37次阅读

M1.XEPIC-我如何阅读CLB进位模式？

描述关键词：进位逻辑紧迫性：标准一般描述：在EPIC中如何确定CLB的进位模式？解决方案选择ECLIC中的CLB，然后单击“EddieBug”...

M1.XEPIC-我如何阅读CLB进位模式？-ChipDebug

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7年前发布2次阅读

M1.X EPIC——脚本->回放过程生成“错误：BASEP-站点”

描述关键词：EPIC、剧本、回放、低音紧迫性：标准一般描述：EPIC会产生错误，如果遵循这个过程：-选择脚本-gt；回放-键入脚本文件的名称（或浏览并选择它），然后单击“确定”。这产生类似于以下的错误：错误：BASEP站点“CbBLR1C8”被占用。错误：BaseP-找不...

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等级-LV2-ChipDebug

7年前发布2次阅读

6.1使用MDL的EDK-微闪存设计在通过MDM连接时不起作用

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等级-LV2-ChipDebug

7年前发布2次阅读

M15/XAc:NGDBug/CSSTRANT:为什么有时可以使用NST代替PAD网络

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等级-LV2-ChipDebug

7年前发布16次阅读

从命令行启动的IIS-GUI程序给出了“风/U警告（240）：未知区域指定的区域：C语言：未定义的子语言：

描述关键词：时序分析器，调用，开放，UNIX，Linux，ECS，241当我试图从UNIX或Linux命令行调用GUI应用程序时（例如，-xilinx、TiminAN、PROFFMTR、JTAGPGMR、ECS），我收到如下消息：“风/u警告（240）：未知区域指定区域：C语言：未定义子语言：WUL/U警告（2...

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7年前发布2次阅读

基础安装程序覆盖每个安装的许可证文件

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