SOC FPGA论坛首页-ChipDebug-第59页

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等级-LV2-ChipDebug

7年前发布77次阅读

MIG 7系列v1.2 v1.3 – 由于时序模型错误导致PHY硬块出现设置错误

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7年前发布77次阅读

LogiCORE IP DisplayPort v2.3 – 为什么DisplayPort接收器无法完成大于6个字节的AUX到IIC（I2C）写入？

描述为什么DisplayPort接收器无法完成大于六个字节的AUX到IIC（I2C）写入？解这是DisplayPort v2.1,2.2和2.3内核的已知问题。此问题已在DisplayPort v3.1核心中得到解决。要解决此问题，用户需要使用write status命令执行以下操作：发出写命令（任何长度从...

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等级-LV1-ChipDebug

7年前发布77次阅读

为什么仿真和电路板测量中的tREFI值与基于Altmemphy和UniPHY的DDR2 SDRAM内存控制器的设置不同？

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等级-LV1-ChipDebug

7年前发布77次阅读

如何从LatticeECP2 / M器件中的主IO（PIO）实现边沿时钟路由？

您需要在专用站点中找到支持直接访问边缘时钟脊的输入缓冲区。这适用于为IDDR / ODDR等特殊元件以及CLKDIV模块提供时钟的PIO。
通常，您需要在输入缓冲区时钟输出上指定EDGE首选项：
使用EDGE NET“clkin”;
如果输入缓冲区不在边沿时钟专用位置，则PAR中将显...

Lattice-莱迪斯

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等级-LV4-ChipDebug

3年前更新77次阅读

PCIe扫盲——基地址寄存器（BAR）详解

PCIe 基地址寄存器（BAR）在配置空间（Configuration Space）中的位置如下图所示：
其中Type0 Header最多有6个BAR，而Type1 Header最...

PCIe扫盲——基地址寄存器（BAR）详解-ChipDebug

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FPGA CPLD资料源码分享

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2年前发布77次阅读

stm32 与 EF2L15LG100B 联合

这个板子的芯片EF2L15LG100B哪些引脚可以用于fpga 与 stm 32 的spi通信，目前正在画电路板，这个芯片好多真假差分对是什么可以使用吗？

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等级-LV2-ChipDebug

7年前发布77次阅读

在使用英特尔®Stratix®10E-tile硬核IP以太网英特尔®FPGAIP配置为PCS + FEC状态而不使用MAC时，如何区分本地故障条件和有效RX数据？

由于英特尔®Quartus®Prime软件版本18.1及更早版本中的问题，当在PCS + FEC状态下配置时， o_rx_pcs_fully_aligned信号不会暴露在用于以太网英特尔®FPGAIP的英特尔®Stratix®10E -tile硬IP之外MAC。

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等级-LV1-ChipDebug

8年前发布77次阅读

LATTICE FPGA的管脚作为LVDS管脚时，是否只能够使用BANK电压为2.5V？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布77次阅读

Virtex-6 GTX：串行收发器电源排序建议

问题描述 Virtex-6 FPGA GTX，GTH和Spartan-6 GTP收发器具有一些需要提供特定电压的电源。 DS152用于Virtex-6， DS162用于Spartan-6。解决/修复方法 Virtex-6 GTX： Xilinx没有为GTX收发器供电的正式排序建议。在配置之前，每个电源必须满足Virtex-6 FPGA数...

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等级-LV1-ChipDebug

6年前发布77次阅读

为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？

为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致？-ChipDebug

Lattice-莱迪斯

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7年前发布77次阅读

为什么DDR4内存接口信号在示例测试平台仿真的波形中显示‘hxx值？

在RTL仿真期间，您可能会在存储器接口信号的波形中看到'hxx的值，因为不支持初始化存储器内容。

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等级-LV3-ChipDebug

1年前更新77次阅读

verilog教程(7)—— verilog的三种建模的代码实现详解

结构建模模块定义结构一个模块module 的结构如下：module module_name
#(parameter_list)
(port_list) ; Declarations_and_State...

verilog教程(7)—— verilog的三种建模的代码实现详解-ChipDebug

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等级-LV2-ChipDebug

7年前发布77次阅读

iMPACT SVF文件生成演练

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3年前更新77次阅读

关于VHDL和Verilog模块互相调用的问题

1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...

关于VHDL和Verilog模块互相调用的问题-ChipDebug

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FPGA常见问题

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等级-LV1-ChipDebug

2年前更新77次阅读

Xilinx FPGA设计的一些经验

关于BANK输出电压的问题，BANK如果自己有电压输入的话，那么信号的输出电压就是默认和输入的电压值是相同的。如果没有输入电压的...

Xilinx FPGA设计的一些经验-ChipDebug

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毛毛是只好汪

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1年前更新77次阅读

已解决初学者求教7Z020 UART通信不正常

黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？我下载uart发送模...

初学者求教7Z020 UART通信不正常-ChipDebug

初学者求教7Z020 UART通信不正常-ChipDebug

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等级-LV2-ChipDebug

7年前发布77次阅读

vivado 2014.2 Accumulator v12.0;在fabric和dsp48中实现时，累加器HDL网表仿真的行为不一样

描述旁路（负载）输入相对于时钟使能（CE）的行为对于累加器的结构和DSP48实现是不同的。在结构实现中，Bypass覆盖CE，因此即使CE为低，也可以加载累加器。在DSP48实现中，CE覆盖旁路，因此CE必须为高才能加载累加器。如果需要Bypass和CE，则无法在Fabric...

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2014.1 / 14.7 AXI互连 – VALID和READY之间的长组合路径

描述在某些组合下，WVALID / WREADY或RVALID / RREADY信号之间可能存在完全组合路径，可能导致关键时序路径。我该如何解决这个问题？解 AXI数据宽度转换器和协议转换器内核是构建块，通常在AXI互连IP的实例中推断。在这些转换器的一些配置中，写或读数据通...

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等级-LV2-ChipDebug

4年前发布77次阅读

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍

功能描述伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路...

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

xilinx 收发器 serdes GTX TX Pattern Generator功能块介绍-ChipDebug

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7年前发布77次阅读

DISPACK TX/RX子系统-为什么我看到子系统AXI4接口像素打包和AUX4接口像素映射定义在UG934中的区别？

描述DISPrPultRX/TX子系统的AXI4流像素映射实现与YUV422和Y仅在（UG934）中的AXI4流像素映射定义不同。如何将DePrPultRx/TX子系统连接到其他Xilinx视频IPS，这些视频IPS与AXI4流像素映射定义（UG934）中的视频对齐？解决方案这是DePrPultTX/RX子系统的已知限...

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等级-LV3-ChipDebug

2个月前更新77次阅读

Cadence Allegro如何快速对齐器件

Cadence Allegro如何快速对齐器件PCB设计过程中有一个环节是器件布局，器件的布局不但考虑电路的连通性，同时也考虑美观性，艺术...

Cadence Allegro如何快速对齐器件-ChipDebug

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8年前发布77次阅读

LATTICE FPGA软件diamond中怎样查看输出是使否使用的是IO寄存器？

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Lattice-莱迪斯

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7年前发布76次阅读

ModelSim – 如何使用ModelSim和Questa仿真SecureIP？

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7年前发布76次阅读

如何计算Cyclone V SoC的调整峰值性能（APP）？

美国商务部工业和安全局（2006年12月）参考了“调整峰值性能从业者指南”的文件，调整后的峰值性能（APP）是“数字计算机”执行的调整峰值率64位或更大的浮点加法和乘法。由于Cyclone V SoC使用ARM Cortex-A9 HPS和浮点单元完全支持单精度和双精度操作，因此A...

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等级-LV2-ChipDebug

7年前发布76次阅读

如何在HDL（Verilog／VHDL）中声明上拉/下拉？

描述一般描述：如何在HDL中使用SypPurIn实例化上拉/下拉？笔记：对于CPLD器件，在正常运行期间，IOBs中的拖发器不是用户可控制的。这些上拉电阻器仅在器件Program、上电和擦除周期中是活动的。-为ViTeX，请参阅（赛灵思解答948）有关5.1.4和更早版本的同步化...

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3年前更新76次阅读

LATTICE FPGA如果输入引脚的输入电压超过3.6V或低于-0.3V，是否会出现问题？

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Lattice-莱迪斯

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等级-LV3-ChipDebug

11个月前发布76次阅读

AL-LINK命令行下载程控下载说明书

安装安路科技的独立版下载工具DL，资料包里的6.zip即为该软件的压缩包，也可以自行从安路官网下载。解压之后安装。然后打开软件...

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LATTICE器件’pmi_distributed_dpramEbnonen13664pb769e9c’ is unexpanded. 这个错误怎么解决？

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Lattice-莱迪斯

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7年前发布76次阅读

MIG Spartan-6 MCB – AXI接口

描述功能描述和AXI协议支持本节介绍AXI Spartan-6 FPGA DDRx存储器控制器如何解释和支持AXI4规范。这些与存储器控制器相关的AXI4规范的解释遵循Xilinx设计惯例，这些约定可以平衡性能，尺寸和复杂性。注意：本答复记录是Xilinx MIG解决方案中心（Xilinx答...

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等级-LV2-ChipDebug

7年前发布76次阅读

哪位兄弟用过flash，我现在遇到个问题是有的block读写正确，有的不正确该怎么解决？

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