SOC FPGA论坛首页-ChipDebug-第70页

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等级-LV2-ChipDebug

7年前发布68次阅读

14.3 EDK，AXI DMA – 在SLVERR / DECERR错误期间从当前描述符指针寄存器读出的值不正确

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等级-LV1-ChipDebug

7年前发布68次阅读

LogiCORE IP万兆以太网MAC v10.2 – “ConstraintSystem：58 – 约束… sync_rx_reset_1_i / reset_out *”MAXDELAY = 4500 ps; …与任何设计对象都不匹配

描述 LogiCORE IP 10千兆位以太网MAC v10.2用户指南（UG148）提供了复位路径约束。当我在我的设计中使用这些约束时，我收到以下错误消息： ConstraintSystem：58 - 约束 <NET“* xgmac_core / BU2 / U0 / G_RX_RESET.G_SYNC_RESET_FALLING.sync_rx_reset...

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等级-LV2-ChipDebug

7年前发布68次阅读

VIVADO约束-在XDC中不支持循环

描述当从XDC文件中输入for循环中的约束时，约束不会按预期应用。解决方案XDC约束是：行业标准SIMOPSYS设计约束（SDC版本1.9）和Xilinx专有物理约束XDC约束文件与TCL解析器运行的TCL脚本不一样。在XDC文件中只有一个TCL命令的子集是有效的。由于这个原因，for...

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等级-LV1-ChipDebug

7年前发布68次阅读

8.2当参数不受约束时，XST-XST无法识别FSM

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等级-LV1-ChipDebug

7年前发布68次阅读

使用EthernetBlaster II编程电缆时，为什么nios2-flashProgrammer会失败？

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等级-LV3-ChipDebug

1年前更新68次阅读

PotatoPie 4.0 实验教程(31) —— FPGA实现摄像头图像高斯滤波

手机扫码链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361什么是高斯滤波高斯滤波是一种常见的图像处理技术...

PotatoPie 4.0 实验教程(31) —— FPGA实现摄像头图像高斯滤波-ChipDebug

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XL_易灵思FPGA

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4个月前更新68次阅读

Project name doesn’t match with design file, Please open PT for design synchronization.

现象描述：（1）当工程带debuger时，修改工程名就会报这样的错误。这时要重新打开interfaceDesigner,然后就会更新xx.peri.xm。（...

Project name doesn't match with design file, Please open PT for design synchronization.-ChipDebug

易灵思(Elitestek)

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2年前更新68次阅读

基于Xlinx的时序分析与约束（5）—-衍生时钟约束

衍生时钟约束语法
衍生时钟（Generated Clocks，又称为生成时钟）是指由设计中已有的主时钟通过倍频、分频或者相移等操作后产生...

基于Xlinx的时序分析与约束（5）----衍生时钟约束-ChipDebug

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FPGA常见问题

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XL_易灵思FPGA

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11个月前更新68次阅读

Error: Can’t communicate with the CPU

RISCV debug报错Open On-Chip Debugger 0.11.0+dev-04034-gfaf2fc486-dirty (2023-05-02-16:04)
Licensed under GNU GPL v2
For ...

Error: Can't communicate with the CPU-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

1年前发布68次阅读

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。

如波形所示，通过两个IO口输出的PWM波周期一样的我需要更改其中一个IO口周期高电平占时间多低电平占得时间少需要怎么操作如下图...

如何使得两个PWM波形能够错位起来相当于同一个时间内（比如一个周期10MS）能够让高电平占6MS低电平占4MS。-ChipDebug

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等级-LV2-ChipDebug

7年前发布68次阅读

ZCU102Schematic库227错误

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7年前发布68次阅读

GNEYSCH8错误：DDPXIAdAdl实例的坏状态79501087

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7年前发布68次阅读

Vivado – 综合 – 错误：[Synth-1716]无法从纯函数'foo'中访问'i'。

描述我在Vivado Design Suite中收到以下错误：错误：[Synth-1716]无法从纯函数'foo'中访问'i'。综合以下代码时收到错误。我怎...

Vivado - 综合 - 错误：[Synth-1716]无法从纯函数'foo'中访问'i'。-ChipDebug

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等级-LV1-ChipDebug

2年前发布68次阅读

关于EF2 L15LG100B的PLL时钟无法例化的问题

1、利用IP产生的PLL例化代码如下：module mypll(refclk,reset,clk0_out);input refclk;input reset;output clk0_out;wire clk0_buf;.......2、在顶层我按照如下方式例化后。mypll pll1(.refclk(0),.reset(1),.clk0_out(clk));3、编译后错误提示信息：SYN-8702...

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等级-LV2-ChipDebug

4个月前更新68次阅读

Cadence Allegro PCB设计88问解析(二十) 之 Allegro中格点设置（一）

一个学习信号完整性仿真的layout工程师布局是PCB设计中比较重要的一步，一个好的布局，不仅看起来美观而且也方便后期的走线，避...

Cadence Allegro PCB设计88问解析(二十) 之 Allegro中格点设置（一）-ChipDebug

Cadence Allegro PCB设计88问解析(二十) 之 Allegro中格点设置（一）-ChipDebug

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9个月前更新68次阅读

提问AD采集数据FPGA做FFT处理的问题

在做项目的时候遇到一个问题，求大佬们解答一下要求对频率范围为5Hz到5000Hz的三路振动信号进行采集，打算用一块AD复用三个通道来进行采集，采样频率打算用60KHz，那么每通道的实际采样频率是不是就是20KHz呢？这样是不是就能满足每通道采样频率为信号频率的4...

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7年前发布68次阅读

SPLANCHON——SPATN-3 FPGA第7Bank（P77和P78）的LVDS引脚分配问题

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等级-LV1-ChipDebug

2年前更新68次阅读

【FPGA图像处理实战】- RGB与HSV互转

HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

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FPGA常见问题

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7年前发布67次阅读

Vivado – 当设计包含ISE Multiplier IP NGC时，加密EDIF在设计检查点生成

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等级-LV2-ChipDebug

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ModelSim – 致命：（vsim-7）无法在rb模式下打开VHDL文件“./fir_core_init.mif”

描述运行实例化包含初始化数据的核心（通过COE或MIF文件）的设计仿真会导致以下错误： #Loading xilinxcorelib.fir_compiler_v5_0_mac_fir（behavioral）＃**致命：（vsim-7）无法在rb模式下打开VHDL文件“./dor_ddc_fir_hb2.mif”。＃无此文件或目录。（...

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等级-LV1-ChipDebug

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Xilinx ISE实施工具解决方案中心 – 设计助理的PACK部分

问题描述请参考以下内容以了解有关Xilinx ISE实施工具的PACK部分的更多信息，或查找有关调试当前遇到的问题的帮助。注意：本答复记录是Xilinx ISE实施工具的设计助手部分（Xilinx答复34756）的一部分解决/修复方法中心（Xilinx答复34752） Xilinx ISE实施解...

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7年前发布67次阅读

7系列FPGA GTH收发器 – RX终端使用模式

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等级-LV2-ChipDebug

7年前发布67次阅读

PLL本身是否有任何因素会影响PLL的输出抖动？

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等级-LV1-ChipDebug

7年前发布67次阅读

SSPI Embedded SEA / SED数据文件的最大大小是多少？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布67次阅读

当我启动ispLEVER时，为什么会出现错误“许可证文件检出失败”？

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Lattice-莱迪斯

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等级-LV4-ChipDebug

6年前发布67次阅读

FPGA为什么比CPU/ARM快

CPU和GPU都属于冯·诺依曼结构，指令译码执行，共享内存。FPGA之所以比CPU、GPU更快，本质上是因为其无指令，无共享内存的体系结构所决定的。
冯氏结构中，由于执行单元可能执行任意指令，就需要有指令存储器、译码器、各种指令的运算器、分支跳转处理逻辑。...

FPGA常见问题

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等级-LV2-ChipDebug

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MIG 7系列DDR3 – 如何启用动态ODT

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XL_易灵思FPGA

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1年前更新67次阅读

易灵思Efintiy软件2023.2版本及其补丁

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易灵思(Elitestek)

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等级-LV2-ChipDebug

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ALTERA FPGA软件 Quartus® Prime Design Software v17.1 usb blaster必须要注销一下电脑或者重启一下电脑才恢复，请教大家是否遇到过相同的问题?

最近遇到了个郁闷的事情，刚刚安装的Quartus® Prime Design Software v17.1的版本，经常发现刚刚烧写完程序后usb-blaster就掉了，看设备管理器中usb blaster在，还有jtagserver也在，插拔仿真器也不出来，必须要注销一下电脑或者重启一下电脑才恢复，请教大...

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等级-LV1-ChipDebug

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我的设备有3.3v VCCIO，设备IO可以直接驱动LED吗？

这取决于LED点亮所需的LED电压，这取决于LED的颜色。以下是各种颜色随机选择的LED所需的一些典型和最大电压：
红色，Vf typ = 1.8v，V max = 2.6v，如果typ = 30mA
白色，Vf typ = 3.2v，V max = 4.0v，如果typ = 20mA
蓝色，Vf典型值= 3.0v，V max = 4.0v，...

Lattice-莱迪斯

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