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XL_易灵思FPGA
2年前更新
89次阅读
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Running Debugger Step 3 fail. See exit code and exit status
ERROR, Failed in design check.周四 七月 18 24 21:43:48 - C:/Efinity/2024.1/python311/bin/python.exe finished. Exit code ...
易灵思(Elitestek)
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XL_易灵思FPGA
2年前发布
28次阅读
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Project contains some invalid configuration
一般在编译开始就会给出提示，在打印的信息里面也会有提示，可能不明显。这是说缺少一个文件。
易灵思(Elitestek)
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XL_易灵思FPGA
2年前发布
21次阅读
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Please install usb driver on Interface that Used for SPI Programming.
周二 七月 23 24 16:37:16 - Traceback (most recent call last):File "C:\Efinity/2022.1/pgm/bin\efx_pgm\main_window.py", line 1220, in on_usb_target_changedself.check_usb_driver_status(self.programmer.usb_target, self.programmer.resolved_usb)F...
易灵思(Elitestek)
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ICMaker
2年前发布
14次阅读
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buildroot 编译
无USB支持的$ git clone http://github.com/buildroot/buildroot
$ cd buildroot
$ make BR2_EXTERNAL=../linux-on-litex-vexriscv/buildroot/ litex_vexriscv_defconfig
$ make有USB host支持的$ git clone http://github.com/buildroot/buildroot
LiteX
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陈士双
2年前发布
42次阅读
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提问
Diamond 加入Reveal文件后，编译综合报错。。。
使用 Lattice 的 Diamond 的时候，加入Reveal文件后，编译综合报错，请问各位前辈这是什么原因呢？
Lattice-莱迪斯
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chipdebug
1年前更新
46次阅读
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Orcad快捷键
CIS Explore Ctrl+Tab 切换到原理图页面而不关闭CIS ExploreCIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore原理图页面编辑 CTRL+A 全选所有原理图页面编辑 B 放置...
PCB设计
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陈士双
2年前发布
46次阅读
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提问
在使用Diamond中的Reveal时，信号为灰色？
各位前辈，请问在使用Reveal进行调试时，想抓的信号为灰色，不能添加，这个问题怎么解决呢？
Lattice-莱迪斯
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xiaobing
2年前更新
54次阅读
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提问
fpga管脚约束文件怎样为信号选择合适的管脚和电平？
fpga小白，现在在做的一个项目需要自己设置模块然后将其放到fpga上面跑，现在在管脚配置上碰到了问题，不知道该怎么为信号选择合适的管脚和电平。网上查的资料都只教如何使用管脚配置文件，没有教怎么选择管脚和类型，问bing也只说去查数据手册和开发板、核心...
Xilinx-AMD
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lys3616
2年前更新
88次阅读
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提问
AD采集数据FPGA做FFT处理的问题
在做项目的时候遇到一个问题，求大佬们解答一下要求对频率范围为5Hz到5000Hz的三路振动信号进行采集，打算用一块AD复用三个通道来进行采集，采样频率打算用60KHz，那么每通道的实际采样频率是不是就是20KHz呢？这样是不是就能满足每通道采样频率为信号频率的4...
Xilinx-AMD
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XL_易灵思FPGA
2年前发布
16次阅读
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由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题
软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件
易灵思(Elitestek)
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XL_易灵思FPGA
2年前发布
14次阅读
关注
由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题
软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
50次阅读
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MIP屏输出画面偏移
要等MIPI都 准备好之后再发给数据给MIPI TX IP
易灵思(Elitestek)
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mushi
2年前发布
46次阅读
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提问
在Vivado工具中遇到MIG IP核加载长时间未完成的情况,怎么解决
ip核加载一天多了还没有完成
Altera-Intel
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FPGA初学者
2年前更新
49次阅读
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提问
初学者求助FLASH无法上电自启动问题，可以有偿咨询
请教大佬们个问题，我自己做的FPGA板子，芯片用的是XC7A100TFGG484,现在遇到的问题就是，将程序固化到flash里边可以成功，但是断...
Xilinx-AMD
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ICMaker
1年前更新
286次阅读
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Cadence Allegro：Class与Sub Class概念
在Allegro软件中，将设计的内容按照其所表达的意义分成不同的大类（Class），在Class下面细分为子类（Sub Class）。你想要在该PC...
+15
PCB设计
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ICMaker
1年前更新
571次阅读
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Cadence allegro 17.4 PCB DRC检查
1、检查连接是否全部完成选择菜单 “Display—Status” 如图1-1 所示。查看图 1-1 中标记处是否为“0%”。2、检查Dangling Lines...
+2
PCB设计
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BinMu
2年前发布
21次阅读
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提问
小白求助-如何确定FMC接口的电平标准？手册里只标了LVDS
请求各位大佬解答我使用的评估版是KCU 105，UserGuide中对于FMC HPC/LPC的接口电平标准只标注了LVDS，但是没有说明具体的电源电压是多少，手册里也没有找到其他相关信息请问应该怎么确定接口的高电平是多少？
Xilinx-AMD
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John Smith
2年前更新
75次阅读
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使用Gowin的fft IP核并仿真时报错，求助
上图为modelsim仿真时的报错
下图为tb文件代码
下图为报错信息提到的模块在fft.vo的信息
Gowin-高云
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ICMaker
1年前更新
50次阅读
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Allegro Find 属性说明
Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过...
PCB设计
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ICMaker
1年前更新
233次阅读
关注
Cadence Allegro如何铜皮进行外扩和内缩
在Cadence Allegro软件中，对铜皮进行外扩或者内缩是非常容易实现的，设置方法如下：1、打开Setup菜单栏下的Application Mode选...
PCB设计
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ICMaker
2年前发布
131次阅读
关注
OV5640 曝光率、亮度、对比度、增益调节寄存器。
// 设置曝光时间writeRegister(0x3500, 0x00); // 曝光时间高字节writeRegister(0x3501, 0x10); // 曝光时间中字节writeRegister(0x3502, 0x00); // 曝光时间低字节// 设置增益writeRegister(0x350A, 0x01); // AGC增益高字节writeRegister(0x350B, 0x00); //...
Anlogic-安路
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ICMaker
1年前更新
409次阅读
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Cadence allegro 17.4 怎样单独关闭各层的铜皮？
在使用Allegro进行布线的时候，如果各层的铺铜都打开的话，走线不容易看的清楚，尤其是对于多层板和多个走线层来说，大面积普通...
+2
PCB设计
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ICMaker
1年前更新
481次阅读
关注
Allegro show elements 或者show measure 不弹窗问题
参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是否...
PCB设计
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ICMaker
1年前更新
588次阅读
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Cadence Allegro 如何修改板框大小
1.PCB在画制的时候，如果没有很硬性的确定板子的大小，一般在初期都会设置的大一些，布完局在修改PCB板框的大小2.在Allegro中，...
PCB设计
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Azzz
2年前发布
73次阅读
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时序约束问题
我的时序报告里面报告no clock 我这个信号是顶层的输入信号由外部驱动的呀，为什么还要时钟？
Xilinx-AMD
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XL_易灵思FPGA
2年前更新
863次阅读
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Efinity入门使用-v7
一、 软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...
+50
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
183次阅读
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易灵思内部重配置实现远程更新 -v1
除通过外部多功能IO来选择之外，易灵思通过内部重配置实现远程更新操作也非常简单。 （1）使能内部重配置接口1、在interface De...
易灵思(Elitestek)
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XL_易灵思FPGA
9个月前更新
1258次阅读
关注
programmer下载常见问题总结-v5
（0）连接下载器之后什么也读不出来说明 ：一般为驱动没有安装，在device manger里面查看是否有libusbK（1）打开Programmer异常...
+24
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
69次阅读
关注
易灵思Trion FPGA PS配置模式–update(6)
准备工作
PS模式首先要把Bitstream Generation中的
（1）JTAG模式选择为Passive
（2）根据PS的位宽选择相应的Programming Mode.
+5
易灵思(Elitestek)
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XL_易灵思FPGA
2年前更新
408次阅读
关注
Efinity debuger常见问题总结-v2
(1)UUID mismatch
Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时...
+11
易灵思(Elitestek)
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