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1.Xilinx ISE 查看子模块资源消耗（我的是14.7，可能跟你的版本略有差异）
先选中顶层，然后在流程的MAP这里右键打开属性对话框，勾上detail, 然后在报告的13项里面查看
2.xilinx有一个专门的文档工具，在这里
https://www.xilinx.com/support/documentation-navigation/overview.html
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通过示波器抓取A13的分压前后（a、b）的信号和RAS行选通信号，发现分压前后的A13有3~4ns延时，RAS信号分压前的A13对齐，但与分压后的A13不对齐，造成无法采样到A13为高，因此对于DDR3来说A15/A14/A13为低，一致读写1G的内容。
分压前后延时（黄色为分压前信号，绿色为分压后信号）
RAS信号和分压后信号波形（黄色为分压后信号，绿色为RAS信号）
RAS为低时，分压后信号还没为高。