SOC FPGA论坛首页-ChipDebug-第829页

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LogiCORE FIFO生成器 – 仿真警告：“* / X_FF恢复低位违反设置，与CLK相关”

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5.1i ChIPSimulePro是ChIPStudio5.1i支持的MulnLIX电缆？

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应用笔记39（Altera器件中的IEEE 1149.1（JTAG）边界扫描测试）的图2中描述的专用系统内可编程性（ISP）和在线可重配置性（ICR）寄存器的用途是什么？

专用寄存器仅用于通过系统内编程或在线重新配置将地址或数据加载到器件中;它们不用于边界扫描测试。对于联合测试操作组（JTAG）配置和编程，Jam文件（ .jam ）或Jam字节代码文件（ .jbc ）包含这些寄存器的所有必要数据和指令。

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等级-LV4-ChipDebug

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zynq_book_v2_projects_for_zed.zip

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6.3i BitGen – Virtex-4允许您更改专用配置引脚上的默认上拉电阻，但这似乎不受软件支持

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63I模块化设计-伪TBUFS的放置导致“错误：布局：156”

描述一般描述：当我在我的设计中放置伪TBUFF后运行PAR，出现以下错误：“错误：布局：156 -下面列出的TBUF组件驱动相同的TBUF信号，物理上有冲突：TBUF U1/QY1（0）（0, 0）由语句约束：COMPGRP“AGUU1.TBUF”定位=站点“TBufxx0y47：TBufxx2y38”级4；TBUF U...

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3.1IXST-XST忽略VHDL中的枚举状态类型，支持一个热编码（用于状态机）。

描述一般描述：XST忽略了包含枚举状态类型的状态机的HDL设计。解决方案这个问题固定在最新的3.1i服务包中，可在：HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新。包含修复的第一服务包是3.1i服务包6。

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11.1约束编辑器 – 针对Spartan-6设计列出了非时钟网络

问题描述当我尝试为Spartan-6设计创建PERIOD约束时，会列出非时钟网络。这个问题什么时候解决？解决/修复方法只有在为设计创建PERIOD约束时才应显示时钟网络。这是一个已知问题，计划在软件的下一个主要版本中修复。

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M1.X EPIC——脚本->回放过程生成“错误：BASEP-站点”

描述关键词：EPIC、剧本、回放、低音紧迫性：标准一般描述：EPIC会产生错误，如果遵循这个过程：-选择脚本-gt；回放-键入脚本文件的名称（或浏览并选择它），然后单击“确定”。这产生类似于以下的错误：错误：BASEP站点“CbBLR1C8”被占用。错误：BaseP-找不...

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5.1ISP2 NGDANNO、NGD2VHDL、NGD2VER、KeePi-层次结构块、额外端口带有“\$SyOnTrutuxi”，并且多个端口处于浮动状态。

描述关键词：NGDAnno，NGD2VHDL，NGD2VER，KeePySeple，Exchange，端口，浮动，\$SyOnTrANTURI紧迫性：标准一般描述：当我使用SypPrimes作为综合工具并尝试使用KeePiSead约束时，仿真网表中的分层块的端口没有被正确保存。在某些情况下，在端口列表中添加带有...

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应用笔记114（使用FineLine BGA封装设计）中的所有尺寸是否正确？

在应用笔记114（使用FineLine BGA软件包进行设计） 1.02版中已修复此问题。应用笔记114（使用FineLine BGA软件包进行设计），版本1.0和1.01中的以下尺寸不正确：第6页的图5错误地将球栅阵列（BGA）焊球尺寸指定为18.88密耳（0.48毫米）。正确的值是25.00 m...

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2.3 DSP的系统生成器？能在MATLAB中安装系统生成器的多个版本吗？

描述一般描述：可以在MATLAB环境中安装多个版本的系统生成器吗？（这将允许旧项目被遵守，同时也允许更新一个新项目。）如果这样，我如何轻松地在版本之间切换？解决方案是的，可以在Matlab环境中安装多个版本的系统生成器，下面的步骤描述如何在SysGEN的几个...

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在apex20k_mf文件中ALTCAM行为模型是否存在任何已知问题？

是。在Quartus II软件版本1.0中，如果多重匹配模式下的输入模式与内容可寻址存储器（CAM），mfound和maddress []中的任何存储模式匹配，则它应该在两个周期的延迟之后变为有效。时间mstart是活跃的。但是，如果输出已注册，则mfound和maddress []信号应该花费...

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6.2 EDK，XilFile和XilMFS – chdir（）导致无限循环

问题描述关键词：EDK，XPS，XilFile，XilMFS，Libraries，chdir 解决/修复方法

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9.1i ISE – Project Navigator无法正确解析第三方加密的EDIF网表

问题描述关键词：Synplicity，SynplicityPremier，IP，核心，安全，edn，黑匣子解决/修复方法 http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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CPRI v2.1 – Virtex-5 FXT – 示例设计UCF中缺少约束

问题描述当您为Virtex-5 FXT生成核心时，示例设计UCF中缺少一个周期约束。解决/修复方法应将以下约束添加到ucf文件中： TIMESPEC“TS_recclk”= PERIOD“recclk_int”153.6 MHz; 这属于以下行： NET“recclk_int”TNM_NET =“recclk_int”;

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6.2 EDK – 自定义IP驱动程序所需的目录结构是什么？

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ViTeX-E/SpartanIILCKDLL -我能获得额外的iBFGS来访问芯片上的DLL（IOILVDSYDLL，iBFG）吗？

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LVDS锁相环（PLL）输出的4x，7x或8x倍频时钟可用于内部逻辑还是在引脚上驱动？（APEXTM20KE）

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8.2i IP更新＃3 CORE Generator IP-DSP – 新增和已知问题列表

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PCIe扫盲——高级错误报告AER（二）

PCIe 这一篇文章讲一讲，高级错误报告（Advanced Error Reporting，AER）关于可校正和不可校正错误的相关寄存器，以及Root如何处理来...

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6.2.2 EDK – isbram_if_cntlr v1.00a已被标记为已过时

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11.1 iMPACT – 当我尝试在System ACE Flow的Processes菜单中使用Generate File命令时出现致命错误

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3.3i核心生成器、异步FIFO、FIFO生成器-行为和后注释仿真不匹配

描述一般描述：异步FIFO的后置注释行为与行为模型仿真不同。在异步异步FIFO的仿真具有异步时钟输入（RDY-CLK和WRY-CK以不同速度）的情况下，后注释仿真可能不完全匹配所提供的行为模型的行为。特别地，状态标志的状态（完整的、空的、ALMOSTSTY满的、ALMOSTST...

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8.2i EDK – “错误：Xst：772 – ”C：/Xilinx_software/EDK/hw/XilinxProcessorIPLib/pcores/proc_common_v2_00_a/hdl/vhdl/family_support.vhd“第3252行：属性未经授权：'val'。”

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11.1 EDK – 为什么从Base System Builder创建设计后TEMAC无法工作？

问题描述为什么从Base System Builder创建设计后TEMAC无法正常工作？解决/修复方法 Base System Builder允许您在TEMAC的本地链路接口中设置太慢而无法实现千兆性能的时钟频率。因此，对于千兆位性能，PLB时钟频率不能低于62.5 MHz。请参考xps_ll_temac数据...

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6.1i，体系结构向导，DCM – 2X反馈不适用于Virtex-II Pro器件。为什么？

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内部错误：子系统：RPP，文件：rpp_netlist_converter.cpp，行：539 m_oterm_iterm_hmmap.empty（）

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FIFO Generator v5.1 – ISE 11.1的发行说明和已知问题

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4.1i核心生成器——当内核生成器以批处理模式运行时，我如何自动创建一个新项目？

描述关键词：COREGEN，项目，创建，批处理模式紧迫性：标准一般描述：当核心生成器以批处理模式运行时，我如何自动创建一个新项目？解决方案步骤1：创建新项目假设尚未创建核心生成器项目，则首先需要创建COREGEN.PRJ文件。（如果已经有一个有效的COREGEN.PRJ...

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