SOC FPGA论坛首页-ChipDebug-第971页

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等级-LV1-ChipDebug

6年前发布38次阅读

10.1时序，PAR – 工具通过IOB报告额外的“旁路”路径，用于PCI与LVDS（Tiofoi）

问题描述我的设计是一个带有IOB的简单电路，它使用输出FF，IOBUF PCI和输入FF。定时工具分析从输出FF到IOBUF PCI到输入FF的路径。但是，如果我将IOSTANDARD属性更改为另一个值（例如LVTTL），则TRACE不会显示从输出FF到IOBUF LVTTL到输入FF的路径。为什么更...

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6年前发布17次阅读

Flash编程模式和Flash背景模式的主要区别是什么？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布44次阅读

Xilinx VIVADO实现解决方案中心——Pyropoptl设计助理

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6年前发布4次阅读

对于发送器时钟（tx_outclock）的上升沿，从Cyclone III器件altlvds发送器生成的传输串行数据（tx_out）的位位置是多少？

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6年前发布44次阅读

9.2i XST – “错误：HDLParsers：3501 – 不支持循环依赖！”

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等级-LV2-ChipDebug

6年前发布2次阅读

4.1i项目导航器-当在EDIF中运行“删除实现数据”时报告不准确的警告消息

描述关键字：EDFF、流、警告、删除紧迫性：标准一般描述：当我在一个EDIFF流中运行“删除实现数据”时，一个警告报告将删除由综合和实现工具生成的文件和目录。这是不准确的，因为在EDIF流的情况下，综合工具生成的文件和目录不会被删除。解决方案指示综合文...

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6年前发布4次阅读

更新到Arria V引脚表

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6年前发布11次阅读

XAPP1122 – 可参数化的8b / 10b编码器v1.1发行说明和已知问题

问题描述一般信息新功能 Bug修复已知的问题解决/修复方法一般信息（ Xilinx XAPP1122 ）。本应用笔记介绍了8b / 10b编码器的实现，该编码器将8位字编码为10位DC平衡符号。该参考设计基于ISE CORE Generator 8b / 10b Encoder v5.0 LogiCORE IP网表核心。该...

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1年前更新37次阅读

干货 | 如何理解FPGA的配置状态字寄存器 Status Register

赛灵思的FPGA有多种配置接口，如SPI，BPI，SeletMAP，Serial，JTAG等；如果从时钟发送者的角度分，还可以分为主动Master（即由FP...

干货 | 如何理解FPGA的配置状态字寄存器 Status Register-ChipDebug

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6年前发布19次阅读

“I：错误：BASPR：41 -无法解析……”当用户TimeGRP被完全裁剪时，MAP编写语法不正确的PCF。

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6年前发布11次阅读

PlanAhead设计助手 – TRCE和PlanAhead时序分析的时序结果有何区别？

描述 PlanAhead有两种不同的查看计时结果的方法。加载Netlist或RTL Design后，我可以使用Analyze Timing按钮访问PlanAhead的定时引擎。通过实施设计，我可以查看TRCE的时序结果。为什么PlanAhead具有这两种计时结果以及何时应该使用它们？注意：本答复记录是...

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6年前发布4次阅读

用于PCI Express IP核的Arria V GZ硬IP可能会失败链接培训

用于PCI Express IP核的Arria V GZ硬核IP可能无法通过链接培训并保持在Detect.Quiet状态。这种故障是由TX PMA的不完全复位引起的，这导致内部时钟丢失。解决/修复方法从Quartus II软件的12.1 SP1 DP6G版本开始修复此问题。

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6年前发布72次阅读

XST – “错误：HDLParsers：1411 – 模式输出的参数计数不能与模式的正式参数相关联”

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6年前发布59次阅读

如何在“信号读取之前”绕过错误“跟踪：NCD文件损坏”？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

6年前发布37次阅读

VIVADO IP流-从全局改变块图输出综合目标到“每个IP OOC”不自动启用IP缓存

描述我有一个项目，其中IP积分器块设计（BD）被设置为使用全局综合模式。如果我将综合模式改为“每个IP OOC”并运行生成目标，我希望IP缓存被启用和使用，因为综合“OOC每个IP”将从IP缓存中获益最多。解决方案VIVADO有意不改变启用IP缓存的偏好。决定这是一...

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6年前发布7次阅读

为什么我的设计使用转角时钟引脚驱动Stratix III器件上的转角PLL不能正常工作？

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6年前发布1次阅读

8.1i Floorplanner – 无法将DPRAM组件从一个站点拖放到另一个站点

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6年前发布1次阅读

过时的4.1i影响- PROM用户代码总是设置为“FFFFFFF”，用于Windows ME中的XC18V01SO20

描述关键词：18V01SO20，用户代码，Windows ME紧迫性：标准一般描述：对于18V01SO20 PROM，当用户代码用用户数组（即常规PROM数据）Program时，影响报告Program成功；然而，当在Windows ME中使用冲击时，用户代码总是被读取为“0xFFFFFFFF”。解决方案在Progr...

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等级-LV1-ChipDebug

6年前发布1次阅读

为什么Allow Child Partitions赋值没有任何效果？

由于Quartus®II软件中的问题，将Allow Child Partitions分配设置为关闭不会阻止实体具有子分区。解决/修复方法若要解决此问题，请确保不要将任何子分区分配给您尝试使用此分配的实体。计划在Quartus II软件的未来版本中修复此问题。

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6年前发布1次阅读

10.1时序分析器 – “警告：时序：2799 – 来自DCM％s的输出时钟％s的周期（频率）规格为％d ps（％。2f Mhz）。这违反了％d的最大周期（最小频率） ps（％。2f Mhz）。“

问题描述我的DCM输入受限于规格的频率。但是，报告了以下警告： “警告：时序：2799 - DCM％s的输出时钟％s的周期（频率）规格为％d ps（％。2f Mhz）。这违反了％d ps的最大周期（最小频率）（％。 2f Mhz）。“ 解决/修复方法此消息特定于DCM的输出。此消息...

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1年前更新128次阅读

推荐FPGA入书籍（补发）

很多人在学习FPGA或者数字IC设计时，首先面临的问题必定是编程语言的选择，目前常用的硬件描述语言有三种，即VHDL，Verilog HDL...

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6年前发布4次阅读

仿真，UNISIMS，SIMPREMs -理解“全局复位和三态”的仿真

描述这个应答记录描述了“全局复位和三态”的仿真。解决方案本主题在综合和验证指南中被全面覆盖：HTTP://TooBox.xILIX.COM/DOSAN/XILIX6/BooSs/DOCS/SIM/SIM.PDF在第6章中，验证您的设计，请参阅了解全局复位和三态仿真的部分。对于Verilog仿真，也参考（赛...

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6年前发布7次阅读

XST的设计助手 – 如何初始化推断的RAM或ROM

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6年前发布8次阅读

为什么在Quartus II 13.0版本的Triple Speed Ethenet（TSE）IP上出现未使用的端口？

由于发出以下未使用的端口错误地出现在TSE IP中的Quartus®II软件13.0版： magic_sleep_n，magic_wakeup，xoff_gen，xon_gen 在Quartus II软件版本13.0中，Altera建议您将这些端口连接到非活动状态。此问题已得到修复的Altera®Quartus II软件13.1。

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6年前发布8次阅读

6.1 EDK – 尽管MHS文件中有声明，但未转移的库

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6年前发布16次阅读

SpuliTyPro的选项“固定生成时钟”的功能是什么？

该选项用于生成的时钟转换。也就是说，它的价值是：0 -不转换1 -转换；不报告2 -转换；仅报告无法转换的顺序元素3（默认）-转换；报告所有顺序元素如果一个设计有一个由初始时钟控制的逻辑产生的内部时钟，SypPrimePro将尝试使用生成的时钟逻辑实现逻辑，该逻...

Lattice-莱迪斯

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6年前发布10次阅读

HDMI发送器子系统V2.0（Rev）。1）-为什么有时在执行HDCP认证时会看到失败？

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6年前发布13次阅读

使用Arria 10 Hard IP进行PCI Express时，为什么会看到NCSim仿真错误？

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等级-LV1-ChipDebug

6年前发布2次阅读

LogiCORE SPI-4.2（POS-PHY L4）v6.3 – “错误：位置：686 – 时钟放置器无法对设计进行分区，因此可以满足所有时钟区域约束。”

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等级-LV2-ChipDebug

6年前发布4次阅读

2个产品设计师——SpeedWave未能在智能模型安装区域中找到Wi32.LIB

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