SOC FPGA论坛首页-ChipDebug-第979页

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1年前更新67次阅读

Vivado里如何使用模糊性的位置约束？

提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之，我们确定的Pblock...

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6年前发布4次阅读

V1.5核心生成器“视图init值按钮”不支持VIETEX块RAM。

描述关键字：视图系数、init值、ViTeX、块RAM紧迫性：标准一般描述：在内核生成器中不支持查看init值。已从.COE文件加载到VIETEX单或双端口块RAM。解决方案VIETEX块RAM通常是大模块，相应地，通常必须有大量的init值。被指定——比从实际中查看更多科伦根圭如...

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等级-LV2-ChipDebug

6年前发布15次阅读

用于PCI Express的7系列集成模块 – 使用128位接口的x8 Gen 1和x4 Gen 2设计无法仿真

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6年前发布8次阅读

为什么在使用Altera PHY IP核为PCI Express在Gen1和Gen3之间切换时，Cadence NCSim仿真中的信号检测失败？

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6年前发布1次阅读

6.1i Data2MEM – 如果在路径中的任何位置使用“boot”一词，则Data2MEM无法成功完成

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6年前发布15次阅读

MachXO2 FPGA的边沿时钟桥的功能是什么？

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Lattice-莱迪斯

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6年前发布13次阅读

LogiCORIP系列RAPIDIO GE2 V1.7/V2.0 -在IDLY2中没有正确解译截断时钟补偿序列的数据

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6年前发布13次阅读

PCI Express用户指南的硬IP显示接收器检测电容的值不正确

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6年前发布1次阅读

MPMC2 GUI – 是否可以在下拉菜单中添加自定义MPMC2参考核心？

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6年前发布2次阅读

3.1I核心生成器Reed-Solomon编码器和解码器核心不列出SpTaNII作为支持的器件。

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6年前发布16次阅读

错误：ModelSim：无法执行“vcom”：没有这样的文件或目录

当您试图在Quartus®II软件推出的ModelSim®仿真器，使用NativeLink®集成功能你可能会得到这个错误。 Quartus II软件要求包含ModelSim可执行文件（如vlog，vcom和vsim）的目录位于PATH环境变量中。例如，PATH变量必须包含以下用于PC平台上的ModelSim SE软件...

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6年前发布4次阅读

11.1分区 – 进行更改时，System Generator未正确强制过时

问题描述我在System Generator模块上放置了一个分区。在系统生成器分区中对HDL进行修改后，ISE不会将分区显示为过时。为什么？解决/修复方法 Translate（NGDBuild）如何检查系统生成器分区是否是最新的是一个问题。要解决此问题，请在设计上重新运行Synthes...

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2年前更新11次阅读

TinyML：是否是FPGA在人工智能方面的最佳应用？

TinyML 也是机器学习的一种，他的特点就是缩小深度学习网络可以在微型硬件中使用，主要应用在智能设备上。超低功耗嵌入式设备正...

TinyML：是否是FPGA在人工智能方面的最佳应用？-ChipDebug

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TinyML：是否是FPGA在人工智能方面的最佳应用？-ChipDebug

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TinyML：是否是FPGA在人工智能方面的最佳应用？-ChipDebug

FPGA新闻资讯

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6年前发布44次阅读

A1.4/F1.4 PAR-PAR崩溃仅在HP工作站上放置。

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6年前发布5次阅读

13.1 EDK – 为什么Create Import Peripheral（CIP）向导挂起？

描述当我创建一个PLB IP时，CIP挂起没有明显的原因。可能是什么问题呢？解如果在未安装BFM软件包时选择总线功能模型（BFM），CIP向导将挂起。

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6年前发布7次阅读

用于PCI Express IP内核的Cyclone V硬IP

Cadence NCSim和ALDEC Riviera-PRO仿真器中的错误可能会导致Cyclone V Hard IP仿真PCI Express IP Core失败。解决/修复方法解决方法是将+define+QUARTUS选项添加到编译arriav_pice_hip_atoms_ncrypt.v文件的NCSim或Riviera-PRO vlog命令中。这些选项将在未来...

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6年前发布2次阅读

6.1i EDK – 如果opb_mdm用于STDIN / STDOUT外设，MicroBlaze GDB调试无法正常工作

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6年前发布71次阅读

什么是LatticeMico32 / LatticeMico8软件项目环境C / C ++编译器生成的.ELF文件？

LatticeMico32和LatticeMico8开发环境使用GNU CC（GCC）编译器工具。 GCC生成可执行链接格式（.elf）输出。 ELF文件包含成功编译和链接程序集，C或C ++源代码所产生的所有信息。 ELF文件数据被分为几个部分：
.boot：
包含驻留在异常基地址的操作码
。文本：

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6年前发布8次阅读

14、X时序分析器-在周期约束下查看完整时钟路径

描述在周期分析中，我们可以看到时钟歪斜的报告。在ISE中是否有任何开关或设置在周期分析中报告完整的时钟路径，比如偏移分析？...

14、X时序分析器-在周期约束下查看完整时钟路径-ChipDebug

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6年前发布2次阅读

Quartus II 12.1版中1G / 10GbE PHY IP内核的许可问题

如果您的1G / 10 Gbps以太网PHY IP核变成On，在Quartus II软件12.1版启用自动速度检测选项，则必须同时为1G /万兆以太网PHY和10GBASE-KR PHY IP核许可证。解决/修复方法解决方法是升级到Quartus II软件的12.1 SP1版本，其中只需要1G / 10GbE许可证。

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6年前发布26次阅读

8.2i安装 – EDK发行说明已知问题

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6年前发布2次阅读

3.1iSpartanII -为什么我安装了一个Service PACK后SpartanII速度文件变了？

描述关键词：计时，速度，速度文件，SpartanII紧迫性：标准一般描述：我已经在现有的一个上面安装了一个服务包，并且我的应用程序的时间数字略有改变。（如果安装3.1i Service PACK 7或更大，则此问题发生在另一个SP上）。解决方案实验室测试表明，在3.1i Ser...

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6年前发布9次阅读

对于MAX II工业和扩展温度等级器件，改变Quartus II软件中的结温度（Tj）或环境温度（Ta）设置是否会影响PowerPlay功率分析仪（PPPA）的总功率结果？

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6年前发布1次阅读

10.1 MAP – 涉及MUX的反馈路径未正确裁剪

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1年前更新82次阅读

推荐system Verilog相关书籍免费下载

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FPGA CPLD资料源码分享

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6年前发布3次阅读

4.2i基础-哪种项目流程类型应该用于顶级ABEL设计？

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6年前发布10次阅读

EDK 12.3 – 是否可以使用XMD命令在Tcl文件中以二进制格式返回值？

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6年前发布20次阅读

内存参数预设可能不会出现在参数编辑器中

此问题会影响DDR2和DDR3，LPDDR2，QDR II和RLDRAM II产品。使用Quartus II软件版本13.1，并针对Arria V，Cyclone V或Stratix V器件时，参数编辑器的Memory Parameters选项卡上的Presets列表可能为空。解决/修复方法此问题的解决方法是在文本编辑器中打开以...

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6年前发布3次阅读

LogiCORE异步FIFO v5.1-无论GUI设置如何，核心生成都会挂起或生成FIFO深度为15的文件

问题描述紧迫性：很热一般问题描述生成Async FIFO v5.1核心时，您可能会看到以下问题： 1.无论GUI中选择的值如何，Async FIFO深度始终默认为15。您可以通过打开CORE Generator生成的“<component_name> .v”或“.vhd”模板文件来验证这一点。 2.对于具...

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6年前发布10次阅读

在IOBUF属性中，PCI钳位“ON”的ESD电压额定值是多少？

器件的ESD电路独立于PCI钳位功能;因此IOBUF属性不会影响ESD保护。 ESD额定值始终以器件批量擦除或上电默认（擦除SRAM）条件为模型。。有关ESD额定值的更多详细信息，可在给定链接中找到莱迪思产品可靠性报告：
。产品可靠性监测报告

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