SOC FPGA论坛首页-ChipDebug-第99页

SOC FPGA论坛首页-ChipDebug-第99页

等级-LV2-ChipDebug

8年前发布55次阅读

Vivado综合 – 如何调试多驱动网络“严重警告：[Synth 8-3352]”？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布55次阅读

Zynq – 7000 – 配置ARM MMU L2页表的示例

描述这是配置Zynq MMU L2页表的简单示例。它配置了第一个1M内存空间（0x00000000~0x000fffff）并定义了L2页表。第一个192K设置为内部可缓存，外部不可缓存。（作为translation_table.s中高映射OCM的默认设置）此1M内存空间的其他部分配置为Fault（不可访...

评分

等级-LV2-ChipDebug

8年前发布55次阅读

针对Zynq-7000 SoC的设计咨询，USB – ULPI接口要求输入保持时间为1 ns

描述 Zynq SoC数据手册显示最小保持时间（TULPICKD）至少为1 ns，这意味着最小ULPI PHY时钟输出（CTO）规格为1 ns（包括电路板偏斜调整）。解 ULPI规范未规定最小CTO，因此，您应确保您的PHY符合1 ns的Zynq SoC数据手册保持要求。请参考Zynq-7000数据表。 T...

评分

等级-LV2-ChipDebug

8年前发布55次阅读

Zynq-7000 SoC – PS DDR控制器

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布55次阅读

MIG 7系列 – 在Vivado中使用ChipScope内核时会生成严重警告

描述发现版本： MIG 7系列v1.7 版本已解决：请参阅（Xilinx答复45195）当ChipScope分析仪添加到MIG 7系列设计中时，Vivado Design Suite会在综合过程中产生以下严重警告：严重警告：[Synth 8-3321] create_clock尝试在/proj/ipmig/pboya/mig/mig_7series_v...

评分

等级-LV2-ChipDebug

8年前发布55次阅读

13.4 EDK – “错误：无法与端口2350建立套接字连接”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布55次阅读

MIG 7系列 – QDRII +设计缺少读取数据路径的PHASER_OUT约束

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布55次阅读

Virtex-6 – MGT – 您可以将MGT I / O配置为GPIO吗？

描述对于Virtex-6器件，MGT引脚可以用作GPIO（通用I / O）吗？解不，对于Virtex-6器件，您可以在refclk引脚上带一个时钟来驱动布料，但就是这样。如果不使用整个GT，则无法使用TX或RX引脚。

评分

等级-LV1-ChipDebug

8年前发布55次阅读

为什么Quartus Prime软件版本16.0无法安装Update 1？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

在MAX II或MAX V器件中使用具有ISP钳位功能的实时ISP时，为什么我会观察到新图像立即生效？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

如何防止Quartus II软件与Internet通信？

要阻止Quartus®II软件的Internet通信，请在安装前设置以下环境变量 REMOVE_QUARTUS_INTERNET_CONNECTIVITY = ON 设置环境变量后，继续安装过程。在安装向导的最后一页上，打开Quartus II软件选项中的Remove Internet Connectivity 功能。如果您阻止来自Qua...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

用于PCI Express的7系列集成模块 – 如何将Kintex-7集成模块封装器定位到KC705开发板

描述找到版本：v1.1 已解决的版本和其他已知问题：请参阅（Xilinx答复40469）。我如何定位KC705主板？注意：“找到的版本”是指首次发现问题的版本。早期版本中也可能存在该问题，但尚未执行特定测试来验证早期版本。解在ISE Design Suite 13.3可用后，...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

使用APEX™II器件时，LVDS发送器或接收器模块中是否可以有输出时钟？

当使用差分信号时，不能将非差分输出引脚放置在LVDS接收器或LVDS发送器模块的两个I / O焊盘内，当使用差分信号时，也不能在LVDS模块内的任何引脚上放置单端输出。任何渠道。这些引脚上的开关输出可能会影响True-LVDS ™引脚并降低性能。唯一的例外是PLL LOCK...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

为什么在Stratix V和Arria V GZ引脚连接指南文档和Quartus II软件.PIN文件之间建议连接未使用的GXB_RX和GXB_REFCLK引脚？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

Altera DisplayPort IP核无法生成限时编程文件

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

NGDBuild – 错误：NGDBuild：995

问题描述以下消息是一个通用错误，旨在捕获约束文件解析失败的情况，这些情况不会被更具体的错误或警告消息覆盖：解决/修复方法确保您的约束文件没有语法错误。以下是一些例子：例1 导致错误的约束是： TIMESPEC TS_test / clk = PERIOD test / clk 70 MHz...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

Spartan-6时钟向导 – DCM允许输入频率不正确

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

MIG v3.0，Spartan-3 FPGA DDR / DDR2 – 验证UCF和更新设计的已知问题

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

MIG v2.3，Virtex-5 DDR2 – 使用中心列库时，Virtex-5 TXT器件的定向布线限制不正确

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

Project Navigator – 如何更改ISE软件用于存储临时文件的目录？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

8年前发布55次阅读

9.1i – MicroBlaze可以使用的最低频率是多少？

问题描述 MicroBlaze是否有最低频率限制？解决/修复方法除了在自己的JTAG时钟上运行的调试逻辑外，MicroBlaze是完全同步的设计。如果您不使用调试逻辑，MicroBlaze可以低至1 Hz运行。但是如果使用调试逻辑，则会在调试时钟区域和MicroBlaze时钟区域之间传输...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

Spartan-3 / -3E / -3A – 什么是BUFGMUX布局规则和全局时钟布线限制？

问题描述在Spartan-3 / -3E中放置BUGMUX组件有哪些规则？是否应考虑全局时钟的布线限制？解决/修复方法在BUFGCE或BUFGMUX配置中，必须考虑共享输入。任何两个相邻的时钟多路复用器对共享I0 / I1输入。对于Spartan-3，Spartan-3E和Spartan-3A器件都是如此。 ...

评分

等级-LV1-ChipDebug

8年前发布55次阅读

XST – “警告：Xst：1426 – FF / Latch的值init阻碍了块中的持续清洁……”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布55次阅读

错误（16045）：实例“”实例化未定义的实体“”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布55次阅读

版本LFE5U和LFE5UM是否与DDR3兼容？

根据IPUG_80第40页提供的表A-1说明.1提到性能和利用率数据的目标是LFE5U / LFE5UM-85F-8MG756器件，并且在第4页的功能部分提到它是受支持的。适用于所有ECP5器件。

评分

等级-LV1-ChipDebug

8年前发布55次阅读

请教ZYNQ的7020跑linux如何注册0-15中断？

该帖子内容已隐藏，请登录后查看

登录后继续查看

FPGA常见问题

评分

等级-LV2-ChipDebug

7年前发布55次阅读

LogiCORE IP MIPI CSI-2接收器子系统v3.0（修订版3） – 无法在Windows OS上综合MIPI示例设计

问题描述 MIPI示例设计在综合中失败，并显示以下错误消息：找不到模块'design_1_v_gamma_lut_0_0_v_gamma_lut'。“ 什么可能导致问题？解决/修复方法这是Vivado 2018.2中MIPI CSI-2接收器子系统v3.0（rev.3）示例设计的已知问题。它在Vivado 2018.3或更高...

评分

等级-LV2-ChipDebug

7年前发布55次阅读

2017.1 Zynq-7000和Zynq UltraScale + MPSoC / RFSoC eFUSE编程需要在JTAG模式下启动。

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

7年前发布55次阅读

Alveo U200数据中心加速卡 – 状态LED

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

4年前更新55次阅读

mipi_DSI-2_specification_v1-0.pdf

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

3

上一页 1…97 9899100 101…1068 下一页跳转