SOC FPGA论坛首页-ChipDebug-第1013页

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6年前发布14次阅读

我应该从莱迪思PCIe开发套件中运行外围组件互连快速（PCIe）演示的门级仿真吗？

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Lattice-莱迪斯

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6年前发布12次阅读

JESD204-单车道JESD204发送示例设计使用QuestasIM仿真超时

描述当运行QuestaSim的JESD204单车道传输配置实例设计时，可能会出现仿真超时。γ解决方案在启动仿真之前，可以通过更新ViVADO设...

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6年前发布18次阅读

Cyclone IV器件系列引脚连接指南：已知问题

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6年前发布2次阅读

8.1i EDK – TestApp_Peripheral.c：54：对'UartLiteSelfTestExample'的未定义引用

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等级-LV2-ChipDebug

6年前发布4次阅读

4.1I核心发生器ViTEX和ViTEX II COREGEN在使用“添加焊盘”特性时为BUFG增加时钟信号。

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6年前发布16次阅读

如何使用FACTORY指令访问Stratix V ES FPGA开发套件上的Stratix V ES器件JTAG端口？

Stratix®VGX ES FPGA开发套件包含JTAG链中的Stratix V ES器件和MAX®V器件。为了将FACTORY指令发送到Stratix V ES器件，必须通过更改IRSCAN指令来绕过MAX V器件来修改.jam文件。由于MAX V是JTAG链中的第二个器件，因此请更改该行 IRSCAN 10,81; 至 ...

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6年前发布3次阅读

LogiCORE Block Memory Generator v2.8 – “错误：ip – build_algo_return：对于配置的RAM大小，所使用的Block RAM数量超过了所有可用架构中的最大Block RAM数量（550）”

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1年前更新70次阅读

Verilog实现带暂停和刷新的四级流水线加法器

图解
先放一张图：
原理就是把32位的数分成4部分，每部分8位。每个周期都只计算一个部分，共四个周期计算出结果。比如a+b：
第一...

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

Verilog实现带暂停和刷新的四级流水线加法器-ChipDebug

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FPGA常见问题

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6年前发布1次阅读

M1.5：TAGEnter导致无效页面错误

描述一般描述：当将布局后时序报告设置为摘要时，发生以下情况：TAGEAR在0157:04180C0模块TaMeCudio.EXE中导致了一个无效的页面错误。解决方案此错误的当前解决方案是运行详细报告。这是固定在M1.5 I和通过服务包。

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6年前发布13次阅读

8.2.01i ISE – Abel设计未正确转换为VHDL

描述在Abel设计的综合阶段，Abel在.VHF文件中转换为VHDL。在一种设计中，发现转换不正确。解转换期间的双向信号被定义为输出。要解决此问题，您可以打开.vhf文件并将类型更改为inout。最新版本的ISE软件不再支持Abel。

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6年前发布10次阅读

为什么Stratix V器件中基于RLDRAM II-UniPHY的控制器中有“reserved_mem_reserved_pins_for_dk_group”引脚？

当您使用基于Nios II的音序器生成RLDRAM II控制器时，MegaWizard™将生成具有2位宽信号reserved_mem_reserved_pins_for_dk_group的顶级IP模块。该信号不起作用，但需要将dk引脚分配给DQ组。在基于Nios II的定序器实例化中，dk引脚必须存在于DQ组中才能访问校...

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6年前发布29次阅读

6.2用于DSP和LogiCORE DDS的系统生成器v4.1 – 如何指定DDS v4.1模块的相位增量？

问题描述解决/修复方法

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6年前发布16次阅读

用格子软件工具为格子FPGA设备创建一个并行闪存PROM文件的过程是什么？

ISPVM UFW（通用文件写入器）和钻石程序员部署工具都支持英特尔和摩托罗拉格式的PROM图像的简单生成。这些图像可用于在第三方程序员上编程商业并行闪存设备。在从ISPVM系统打开ISPUFW会话之后，选择输出格式选择左侧边距的PROM文件——双击输入文件选择比特流...

Lattice-莱迪斯

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6年前发布38次阅读

如何用Ibter使用UltraScale+GTY FPLL

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6年前发布14次阅读

并行闪存加载器（PFL）IP何时断言flash_nreset信号？

flash_nreset信号将在以下任何一种情况下被置位：（1）具有PFL设计的器件已上电或配置。（2）声明pfl_nreset输入信号。（3）当使用Quartus®II编程器对闪存进行编程时，如果PFL启用了编程模式。如果要断言flash_nreset，请使用pfl_nreset重置PFL。

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6年前发布18次阅读

LogiCORE以太网统计v1.2核心 – 用户指南指定GEMAC具有可选的统计块，此块在v7.0中不再可用

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6年前发布10次阅读

XST-XST为多次声明的模块发布错误

描述一般描述：XST为多次声明的模块发布错误。此错误发生在具有实例化统一库原语和Verilog源文件中的组件的模块声明的设计中。解决方案为了解决这个问题，从Verilog源代码中删除模块声明，因为组件已经在系统库中声明（这些库也在综合过程中通过XST读取）。

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6年前发布6次阅读

为什么用的^{SignalTap®II}逻辑分析器的显示不正确的数据时采集缓冲器是与^Stratix®II M-RAM块？

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6年前发布1次阅读

用于PCI Express的Endpoint Block Plus Wrapper v1.9 – 每个矢量屏蔽位在MSI控制寄存器内设置不正确

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1年前更新83次阅读

缩短Vivado编译时间（4）：时间都去哪儿了

针对特定的设计，就编译时间而言，我们要分析时间都消耗在哪些环节从而有针对性的缩短编译时间。通常，时间可能花费在加载约束上...

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6年前发布6次阅读

M1.5：TA：时序分析中的“Xilinx应用程序内存不足”

描述关键字：定时、分析器、ViTeX、Run、OUT、内存紧迫性：标准一般描述：客户遇到了一个问题，在M1.5时序分析仪针对VixeXCV1000。我可以复制错误。我用齐柏林飞船来做设计。标准杆很好。但是当我进入计时分析器并试图生成定时报告时，我在超过4小时的运行后...

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6年前发布8次阅读

PlanAhead设计助手 – 可以在PlanAhead中应用哪些不同类型的约束？

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6年前发布6次阅读

警告：在输入时钟上检测到非法值

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6年前发布21次阅读

9.1i EDK – OPB EMC：tAW的值与MHS文件中指定的值不同

问题描述在EDK设计中使用OPB EMC，我将tAW的值指定为90 ns（如下所示）。仿真时序结果为175 ns，示波器I测量为900 ns。 C_WRITE_ADDR_TO_OUT_SLOW_PS_0 = 90000 在我的MHS文件中，OPB EMC配置如下： ## OPB EMC代码段： BEGIN opb_emc PARAMETER INSTANCE = o...

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6年前发布15次阅读

为什么我只能在时钟区域中分配7个SECONDARY时钟而不是8个SECONDARY时钟？

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Lattice-莱迪斯

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6年前发布22次阅读

VIVADO——在IP核的OOC运行完成之后，IP核不再处于层次视图中的适当位置。

描述我用一个简单的VHDL配置为Xilinx FIR IP核。项目的Debug tLIB属性设置为TopyLIB。库；当导入.xCI文件时，在“源代码”窗口的“层次结构”视图中，所有的内容看起来都是正确的。在上下文无关（OOC）输出产品生成之后，IP核不再被实例化。因此，即使所有IP...

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6年前发布1次阅读

我可以使用Excalibur™EPXA10ARM®开发板上的Multi-ICE接口来配置EPXA10器件吗？

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6年前发布2次阅读

LogiCORE PCI32 8.2i IP_2 – PCI 32位仅Spartan内核的许可证检出失败;未找到功能pci32_vx_v3_0的有效许可证

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6年前发布1次阅读

91i约束从UCF获取并放置到NGD中的编辑器编号被归一化。

描述当我在UCF中输入20 ns约束时，NGDBug将这个数字更改为20000 ps。以前，这只出现在PCF中，但是现在它出现在约束编辑器中。解决方案这个问题将被固定在下一个主要的软件版本中。

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6年前发布1次阅读

为什么在MAX + ^PLUS®II软件9.1生成内部错误，当我创建一个编程器目标文件（.pof文件）针对在32引脚薄型四方扁平封装的EPC2器件（TQFP）封装（EPC2TC32）后打开Programmer ？

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