SOC FPGA论坛首页-ChipDebug-第1067页

SOC FPGA论坛首页-ChipDebug-第1067页

等级-LV1-ChipDebug

4年前更新137次阅读

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）

无论是综合（Synthesis）还是实现（Implementation），Vivado在运行过程中都会生成日志文件。文件名为runme.log。这个文件位于相...

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）-ChipDebug

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）-ChipDebug

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）-ChipDebug

+8

xilinx FPGA 开发工具 Vivado log文件包含什么信息（1）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新43次阅读

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）

除了向量vector之外，AI Engine还提供另一种数据类型累加器accum。累加器本质上是乘法器的输出，与vector类似，有固定的硬件单元...

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新31次阅读

Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）

数据类型是我们使用C++编程时必须明确的一项内容。针对AI Engine，这一点尤为重要。因为不同的数据类型所支持的运算是不同的。对...

Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）-ChipDebug

Xilinx FPGA AI开发工具AIE(15)—AI Engine中的数据类型（1）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新99次阅读

Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介

起初，在Xilinx推出包含AI Engine的FPGA芯片Versal AI Core时，针对AI Engine的编程方式为Intrinsics。Intrinsics可理解为已经被...

Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介-ChipDebug

Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介-ChipDebug

Xilinx FPGA AI开发工具 AIE(14)—AI Engine API简介-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新33次阅读

Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元

AI Engine包含一个标量处理单元和一个向量处理单元。其中标量处理单元用于程序控制（分支，比较）、标量数学运算、非线性函数和...

Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元-ChipDebug

Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元-ChipDebug

Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元-ChipDebug

+1

Xilinx FPGA AI开发工具 AIE(13)—标量/向量处理单元-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新58次阅读

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）

在前一篇文章中我们介绍了如何创建一个包含PL/PS和AIE三个domain的Vitis工程，接下来我们介绍一下如何编译该工程。打开文件ful...

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

+9

Xilinx FPGA AI开发工具 AIE(9)—创建一个包含PL/PS/AIE的Vitis工程（2）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新84次阅读

Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）

打开Vitis例子工程首先，按照下述步骤打开Vitis例子工程：第一步：打开Vitis 2021.2，设置好workspace第二步：在Welcome页...

Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）-ChipDebug

Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）-ChipDebug

Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）-ChipDebug

+10

Xilinx FPGA AI开发工具AIE(8)—创建一个包含PL/PS/AIE的Vitis工程（1）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新47次阅读

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio

在描述graph的.h文件中，我们需用对每个kernel设置runtime ratio，如下图所示代码第26行和第27行。通常这个值介于0和1之间，表征...

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

+3

Xilinx FPGA AI开发工具 AIE(7)—理解Runtime Ratio-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新29次阅读

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果

在上一篇文章中我们介绍了运行AIE编译器编译graph和kernel相关代码，目标是AIE仿真器。这篇文章我们将重点介绍如何用Vitis Analy...

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

+6

Xilinx FPGA AI开发工具 AIE(6)—用Vitis Analyzer查看AIE编译结果-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新44次阅读

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译

在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

+7

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新164次阅读

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel

在上一篇文章中我们介绍了AIE中的graph。graph通常在一个.h文件中描述，可认为是AIE应用工程的顶层文件，位置仅次于仿真文件，我...

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

Xilinx FPGA AI开发工具 AIE(3)—理解AIE编程中的Kernel-ChipDebug

等级-LV1-ChipDebug

作者2

https://chipdebug.com/forum-post/52660.html https://chipdebug.com/forum-post/52681.html

评分

等级-LV1-ChipDebug

4年前更新59次阅读

Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器

在之前的文章中，我们介绍了如何在Vitis下创建一个AIE工程以及AIE工程中的graph和kernel等基本概念，回顾一下，我们可以看到AIE...

Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器-ChipDebug

Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器-ChipDebug

Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器-ChipDebug

+9

Xilinx FPGA AI开发工具AIE(4)—AIE编译器和X86模拟器-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新36次阅读

Dell’Oro_Group发布报告：在这个优势领域，华为依旧是全球第一

10月8日市场研究公司Dell'Oro Group正式发布了2022年上半年全球电信设备市场报告，报告显示过去的上半年全球电信设备收入同比增...

Dell'Oro_Group发布报告：在这个优势领域，华为依旧是全球第一-ChipDebug

Dell'Oro_Group发布报告：在这个优势领域，华为依旧是全球第一-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新14次阅读

美国全面限制中国芯片

10月8日，据外媒报道，美国商务部发布最新出口管制措施，将长江存储、中国科学院大学、上海理工大学等31家中国公司、机构列入所...

美国全面限制中国芯片-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新15次阅读

苹果 A16 芯片或沿用 A15 设计

在今年发布的苹果 14 系列手机中，仅有 iPhone 14 Pro / Max 搭载了苹果 A16 芯片。虽然采用了台积电 4nm 工艺，但无论是 Geekbe...

苹果 A16 芯片或沿用 A15 设计-ChipDebug

苹果 A16 芯片或沿用 A15 设计-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新30次阅读

芯片卖不动了！AMD业绩大降

美国超微公司10月7日大幅下跌，以每股58.44美元收盘，跌幅达13.87%，创2020年7月以来最低水平。该半导体公司发布了第三季度的初...

芯片卖不动了！AMD业绩大降-ChipDebug

芯片卖不动了！AMD业绩大降-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新38次阅读

汽车芯片新“混战”

消费电子市场的疲软，给持续了近2年的“缺芯潮”按下了暂停键。
当前，市场已经从前期的全面缺芯，向结构性缺芯的态势转移，即以...

汽车芯片新“混战”-ChipDebug

汽车芯片新“混战”-ChipDebug

汽车芯片新“混战”-ChipDebug

+1

汽车芯片新“混战”-ChipDebug

FPGA新闻资讯

评分

等级-LV4-ChipDebug

4年前更新35次阅读

PCIe扫盲——PCI总线基本概念

PCI是Peripheral Component Interconnect(外设部件互连标准)的缩写，它曾经是个人电脑中使用最为广泛的接口，几乎所有的主板产品...

PCIe扫盲——PCI总线基本概念-ChipDebug

PCIe扫盲——PCI总线基本概念-ChipDebug

PCIe扫盲——PCI总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新52次阅读

PCIe扫盲——一个典型的PCI总线周期

PCI总线是一种地址和数据复用的总线，即地址和数据占用同一组信号线AD。PCI总线的所有信号都与时钟信号同步，及所有的信号的变化...

PCIe扫盲——一个典型的PCI总线周期-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新43次阅读

PCIe扫盲——PCI总线中的Reflected-Wave Signaling

PCIe PCI Spec规定了每个PCI总线上最多可以连接多达32个PCI设备，但是实际上却远远达不到32个，33MHz的32位PCI总线一般只能连接10到12...

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

PCIe扫盲——PCI总线中的Reflected-Wave Signaling-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新69次阅读

PCIe扫盲——PCI总线的三种传输模式

PCIe 本文来简单地介绍一下PCI Spec规定的三种数据传输模型：Programmed I/O（PIO），Peer-to-Peer和DMA。
三种数据传输模型的示意图...

PCIe扫盲——PCI总线的三种传输模式-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新28次阅读

PCIe扫盲——PCI总线的中断和错误处理

PCIe PCI总线使用INTA#、INTB#、INTC#和INTD#信号向处理器发出中断请求。这些中断请求信号为低电平有效，并与处理器的中断控制器连接...

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

PCIe扫盲——PCI总线的中断和错误处理-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新37次阅读

PCIe扫盲——PCI总线的地址空间分配

PCIe PCI总线具有32位数据/地址复用总线，所以其存储地址空间为2的32次方=4GB。也就是PCI上的所有设备共同映射到这4GB上，每个PCI设备...

PCIe扫盲——PCI总线的地址空间分配-ChipDebug

PCIe扫盲——PCI总线的地址空间分配-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新25次阅读

PCIe扫盲——PCI总线配置周期产生和配置寄存器

PCIe 上一篇文章中也是说到了，I/O Address Space的空间很有限（64KB），所以一般在I/O Space中都有两个寄存器，第一个指向要操作的内...

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新19次阅读

PCIe扫盲——66MHz的PCI总线与其技术瓶颈

PCIe 为了能够取得更高的带宽，新版本的PCI Spec将PCI总线提高到了64-bit并将频率提高到了66MHz，最高支持533MB/s。下图描述的是一个...

PCIe扫盲——66MHz的PCI总线与其技术瓶颈-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新50次阅读

PCIe扫盲——PCI-X总线基本概念

PCIe PCI-X总线在PCI总线的基础上发展而来，其在软件和硬件层面上都是兼容PCI总线的，但是却显著的提高了总线的性能。也就是说PCI-X的...

PCIe扫盲——PCI-X总线基本概念-ChipDebug

PCIe扫盲——PCI-X总线基本概念-ChipDebug

PCIe扫盲——PCI-X总线基本概念-ChipDebug

+1

PCIe扫盲——PCI-X总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新46次阅读

PCIe扫盲——PCIe总线基本概念

PCIe PCIe总线的提出可以算是代表着传统并行总线向高速串行总线发展的时代的到来。实际上，不仅是PCI总线到PCIe总线，高速串行总线取...

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

PCIe扫盲——PCIe总线基本概念-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新52次阅读

PCIe扫盲——PCIe总线体系结构入门

PCIe 和很多的串行传输协议一样，一个完整的PCIe体系结构包括应用层、事务层（Transaction Layer）、数据链路层（Data Link Layer）和...

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

PCIe扫盲——PCIe总线体系结构入门-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新52次阅读

PCIe扫盲——PCIe总线事务层入门（一）

PCIe 在介绍事务层之前，首先简单地了解一下PCIe总线的通信机制。假设某个设备要对另一个设备进行读取数据的操作，首先这个设备（称之...

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

+2

PCIe扫盲——PCIe总线事务层入门（一）-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV4-ChipDebug

4年前更新66次阅读

PCIe扫盲——PCIe总线事务层入门（二）

PCIe 前面的文章介绍了TLP的几种类型以及TLP的包结构。这篇文章来详细地聊一聊Non-Posted Transaction（包括Ordinary Read、Locked Re...

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

PCIe扫盲——PCIe总线事务层入门（二）-ChipDebug

FPGA CPLD资料源码分享

评分

上一页 1…1065 106610671068 下一页跳转