SOC FPGA论坛首页-ChipDebug-第145页

SOC FPGA论坛首页-ChipDebug-第145页

等级-LV2-ChipDebug

5年前发布45次阅读

[FPGA 实现及PCIe IP 核知识点] x86架构与PCI架构的关系

Most people think that PCI architecture is no use anymore and PCI slots have been removed from motherboard. However, this is not completed true. Actually, PCI architeture concept is used in whole x86 architecture.PCI architecture include tw...

FPGA常见问题

评分

等级-LV2-ChipDebug

5年前发布45次阅读

real类型的数据在仿真的时候为什么没有小数位?

代码如下：
real a；
initial begin f=5000000/(2**NFFT);
end

FPGA常见问题

评分

等级-LV4-ChipDebug

4年前更新45次阅读

华为海思coding style.doc 海思高校合作——QA培训资料 RTL CODE 规范

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

4年前更新45次阅读

FPGA学习-m序列信号发生器

1.m序列简介
m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中...

FPGA学习-m序列信号发生器-ChipDebug

FPGA学习-m序列信号发生器-ChipDebug

FPGA学习-m序列信号发生器-ChipDebug

FPGA学习-m序列信号发生器-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新45次阅读

FPGA学习-FIFO使用小结

FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要...

FPGA学习-FIFO使用小结-ChipDebug

FPGA学习-FIFO使用小结-ChipDebug

FPGA学习-FIFO使用小结-ChipDebug

+2

FPGA学习-FIFO使用小结-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新45次阅读

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）

AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time Parameter）。AIE支持两种类型的RTP，一种是异步...

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）-ChipDebug

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）-ChipDebug

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）-ChipDebug

+2

Xilinx FPGA AI开发工具AIE(17)—更新RTP（1）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新45次阅读

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）

除了向量vector之外，AI Engine还提供另一种数据类型累加器accum。累加器本质上是乘法器的输出，与vector类似，有固定的硬件单元...

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

Xilinx FPGA AI开发工具AIE(16)—AI Engine中的数据类型（2）-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新45次阅读

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译

在上一篇文章中，我们介绍了针对x86处理器编译AIE并执行功能仿真。在本篇文章中，我们将介绍针对AI Engine模型编译AIE并执行仿真...

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

+7

Xilinx FPGA AI开发工具AIE(5)—针对AI Engine进行编译-ChipDebug

评分

等级-LV4-ChipDebug

4年前更新45次阅读

FPGA实现MMC（和衍生标准）主机控制器的开源代码

进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...

FPGA开源项目

评分

等级-LV2-ChipDebug

4年前更新45次阅读

这种带翅膀的芯片竟比芝麻还小，你有见过吗？

你有设想过这样一个画面吗：在未来的某一天，天空中缓缓下起了如沙粒一般大的微芯片雨，它们如同植物种子一样在空中慢慢旋转、漂...

这种带翅膀的芯片竟比芝麻还小，你有见过吗？-ChipDebug

这种带翅膀的芯片竟比芝麻还小，你有见过吗？-ChipDebug

这种带翅膀的芯片竟比芝麻还小，你有见过吗？-ChipDebug

+3

这种带翅膀的芯片竟比芝麻还小，你有见过吗？-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新45次阅读

都说FPGA高端，它到底能干啥？

FPGA 大家应该都听过，那么我们能用它做什么，我们学会它之后在未来我可以从事哪些领域的工作？这个问题我觉得是大家最想要关...

都说FPGA高端，它到底能干啥？-ChipDebug

都说FPGA高端，它到底能干啥？-ChipDebug

都说FPGA高端，它到底能干啥？-ChipDebug

+1

都说FPGA高端，它到底能干啥？-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新45次阅读

Xilinx FPGA的虚拟时钟如何使用？

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟： FPGA时序约束理论篇之时钟周期约束但文中对虚拟时钟的应...

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新45次阅读

Vivado的Implementation都包含哪些步骤？

Vivado的Implementation主要有三大步：opt_design，会生成opt_desgin.dcpplace_design，会生成place_design.dcproute_design，...

Vivado的Implementation都包含哪些步骤？-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新45次阅读

使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...

使用SystemVerilog简化FPGA中的接口-ChipDebug

使用SystemVerilog简化FPGA中的接口-ChipDebug

使用SystemVerilog简化FPGA中的接口-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新45次阅读

FPGA时序约束实战篇之多周期路径约束

多周期路径约束多周期路径，我们一般按照以下4个步骤来约束：带有使能的数据首先来看带有使能的数据，在本工程中的Tmi...

FPGA时序约束实战篇之多周期路径约束-ChipDebug

FPGA时序约束实战篇之多周期路径约束-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新45次阅读

Altera FPGA／CPLD设计基础篇高级篇(第2版）及光盘下载

该帖子部分内容已隐藏

FPGA CPLD资料源码分享

评分

等级-LV1-ChipDebug

4年前更新45次阅读

ASIC向FPGA的移植

ASIC原型验证是整个验证环节中非常重要的步骤之一，也是将ASIC的代码移植到FPGA平台上最重要的原因，本文章的意义在于：
对于系...

ASIC向FPGA的移植-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新45次阅读

打开通往30亿美元增量FPGA市场的新大门

全新低功耗中端Avant FPGA平台的面世，不但意味着莱迪思迈入了中端FPGA供应商的行列，还打开了一扇通往30亿美元增量市场的新大门...

打开通往30亿美元增量FPGA市场的新大门-ChipDebug

打开通往30亿美元增量FPGA市场的新大门-ChipDebug

打开通往30亿美元增量FPGA市场的新大门-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

3年前更新45次阅读

Verilog：图形和Verilog混合输入的电路设计

实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

+1

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

3年前更新45次阅读

如何使用 max_fanout

在逻辑层级不多，但是延时较高的 net 中，可以使用 max_fanout 来设置扇出，
但是要注意，还要在最终到达模块添加 dont_touch ...

如何使用 max_fanout-ChipDebug

如何使用 max_fanout-ChipDebug

如何使用 max_fanout-ChipDebug

+1

如何使用 max_fanout-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新45次阅读

8b10b编码的原理

8B/10B编码
8B/10B是由一个3B/4B编码和一个5B/6B编码组成。高3位是3B/4B编码，低5位是5B/6B编码组成，共组成了 2 32 = 256 2^{32...

8b10b编码的原理-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前发布45次阅读

亿灵思软件使用指南（四）仿真教程

本视频介绍了亿灵思软件的仿真过程，详细演示了测试文件创建、仿真工具使用、仿真信号添加、仿真结果观测等操作步骤，指导开发人员进行功能仿真。

中科亿海微(ehiway)

评分

等级-LV3-ChipDebug

2年前更新45次阅读

CY7C68013A全速和高速模式的切换

在CSDN找到该帖子，但是它要付费，后来在别处找到所以转存一份。关于CY7C68013A的开发，CYPRESS提供了完整的程序架构，一般的应用只需要理解了它的软件架构以及寄存器的含义，然后根据自己的需求修改寄存器初始化值，并且修改USB的相关描述符即可实现。并且...

评分

等级-LV1-ChipDebug

2年前更新45次阅读

武汉高级FPGA招聘

公司目前在研发一个高端测试类项目产品，急需高级或资深级FPGA工程师，尤其是有高速DDR5相关经验的。岗位职责：1、参与产品技术评审及需求分析，进行逻辑系统/模块设计、仿真；2、配合硬件工程师进行器件选型，并基于器件进行代码编写、调试和验证；3、配合软...

FPGA招聘信息

评分

等级-LV2-ChipDebug

1年前发布45次阅读

还在手动连接Verilog代码连线？快试试这个吧（3）

emacs在小型模块仿真中的使用技巧
相信很多人都有这种经历——想对某一个模块进行一些简单的仿真测试，但是这个模块端口很多，写一个tb文件的话工作量很大，这时候就可以使用emacs来快速生成仿真环境。
我们的需求如下： • 为待测试的模块的所有INPUT生成re...

评分

等级-LV4-ChipDebug

4年前更新44次阅读

PCIe扫盲——两种中断传递方式

PCIe 为了能够让一些优先级高的事务得到优先处理，PCI总线支持外设中断用以提高总线性能。PCIe总线继承了PCI总线的所有中断特性（...

PCIe扫盲——两种中断传递方式-ChipDebug

PCIe扫盲——两种中断传递方式-ChipDebug

FPGA CPLD资料源码分享

评分

等级-LV2-ChipDebug

4年前更新44次阅读

PCIe架构概述（五）

物理层
概述
物理层是PCIe的最低层次，TLP和DLLP类型的数据包都从数据链路层转发到物理层，以通过链路进行传输，然后转发到接收...

PCIe架构概述（五）-ChipDebug

PCIe架构概述（五）-ChipDebug

PCIe架构概述（五）-ChipDebug

+2

PCIe架构概述（五）-ChipDebug

FPGA常见问题

评分

等级-LV2-ChipDebug

4年前更新44次阅读

学习FPGA的小Tips（一）

一、Verilog 编码风格
（本文的语法高亮因为浏览器的缘故，所以不准确）
1.1 使用“`include编译器指令”
文件包含“`include编译器指令”用于在合成过程中将源文件的全部内容插入到另一个文件中。它通常用于包括全局项目定义，而无需在多个文件中重复相同的...

FPGA常见问题

评分

等级-LV1-ChipDebug

4年前更新44次阅读

FPGA时序约束实战篇之梳理时钟树

行万里路--时序约束实战篇
我们以Vivado自带的wave_gen工程为例，该工程的各个模块功能较为明确，如下图所示。为了引入异步...

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

FPGA时序约束实战篇之梳理时钟树-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新44次阅读

Xilinx ZYNQ 7000 AXI GPIO 读写/中断

打开SDK 后，创建官方例程
打开官方例程后，会发现这个AXI GPIO设置和 PS MIO/EMIO一模一样
int main(void)
{ int Status; volat...

Xilinx ZYNQ 7000 AXI GPIO 读写/中断-ChipDebug

Xilinx ZYNQ 7000 AXI GPIO 读写/中断-ChipDebug

Xilinx ZYNQ 7000 AXI GPIO 读写/中断-ChipDebug

+1

Xilinx ZYNQ 7000 AXI GPIO 读写/中断-ChipDebug

评分

上一页 1…143 144145146 147…1068 下一页跳转