SOC FPGA论坛首页-ChipDebug-第17页

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4年前更新42次阅读

PCIe架构概述（三）

PCIe专题设备层简介PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用...

PCIe架构概述（三）-ChipDebug

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4年前更新119次阅读

PCIe I/O时钟架构

导言：这篇为PCIe要提及的时钟类型作个小铺垫，可以大致作一个了解，想深入了解可以参考更加细致的文献。三种基本的I/O架...

PCIe I/O时钟架构-ChipDebug

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学习网站汇总

今天给大家推荐几个有趣的网站1、Z-library这个网站书多，想要搜的书基本都能找到（英文书），目前淘宝或者咸鱼卖的书很多都是出...

学习网站汇总-ChipDebug

学习网站汇总-ChipDebug

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4年前更新150次阅读

在VScode中自动生成Verilog仿真文件（Python）

一、实现功能1、可以自动创建文件夹2、根据Verilog文件自动生成测试文件模板（TB文件名字是）3、自动打开生成的文件4、自动调取m...

在VScode中自动生成Verilog仿真文件（Python）-ChipDebug

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4年前更新155次阅读

UCOSIII在ZYNQ上教程

在ZYNQ上移植UCOSIII版本：Vivado2018.3UCOS对Xilinx SDK适配的版本：Version1.45注意：目前这个是Micrium官网的最新版本，该版...

UCOSIII在ZYNQ上教程-ChipDebug

UCOSIII在ZYNQ上教程-ChipDebug

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4年前更新80次阅读

异步FIFO（一）

在进入主题前，先介绍两个概念，亚稳态和格雷码
亚稳态的介绍：
对于采样电路中，一个信号在过渡到另一个时钟域时，如果仅仅用一...

异步FIFO（一）-ChipDebug

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异步FIFO（二）

上一篇文章主要讲解了FIFO的一些概念，这篇文章主要讲解VHDL代码。
代码一共有放在7个文件中，其中一个是测试文件，一个package...

异步FIFO（二）-ChipDebug

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4年前更新65次阅读

流水线（一）

流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...

流水线（一）-ChipDebug

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4年前更新161次阅读

VHDL语法总结以及编码风格（二）

本教程使用最新的VHDL标准VHDL-2008，该标准可以提高设计人员的工作效率，并且适合用于数字设计入门课程。目前大多数编译器都支...

VHDL语法总结以及编码风格（二）-ChipDebug

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4年前更新145次阅读

关于VHDL和Verilog模块互相调用的问题

1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...

关于VHDL和Verilog模块互相调用的问题-ChipDebug

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3年前更新197次阅读

串行外设接口SPI基于VHDL代码（二）

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4年前更新142次阅读

串行外设接口SPI（一）

Serial Peripheral Interface （SPI）是主要应用在嵌入式系统中，用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...

串行外设接口SPI（一）-ChipDebug

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4年前更新57次阅读

VHDL基本语法总结

VHDL和Verilog都是硬件描述语言，在国内，Verilog应用相比较而言更多，因为它更加接近C语言比较容易学，很多人说VHDL难度高，但...

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4年前更新139次阅读

FPGA/IC优质开源项目（七）综合

导言本期主要带来VHDL的开源项目，也是第一次集中发VHDL的IP，包括：AXI-full（VHDL），AXI-lite（VHDL），Datamover（VHDL），M...

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4年前更新342次阅读

FPGA/IC优质开源项目（四）Corundum

1基本介绍Corundum 是一种基于 FPGA 的开源、高性能 NIC 和网络计算平台。功能包括高性能数据路径、10G/25G/100G 以太网、PCI ...

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4年前更新43次阅读

VHDL的编码风格（Verilog也可参考思想）

挺久没有更新，今天更新一篇小文章。最近正在整理一个SDRAM控制器的教程（VHDL），现在更新的小文章是想为后续的SDRAM教程以及其...

VHDL的编码风格（Verilog也可参考思想）-ChipDebug

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4年前更新746次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

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4年前更新166次阅读

以太网（UDP）开源Verilog专题（二）

导言上一期主要讲解了一些概念性的东西以及工程的恢复，本期主要简单讲一下用到的原语以及仿真FIFO，先仿真FIFO最主要的原因是FI...

以太网（UDP）开源Verilog专题（二）-ChipDebug

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3年前更新107次阅读

基于FPGA的数字视频信号处理器设计附代码

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3年前更新77次阅读

基于FPGA的VGA/LCD显示控制器设计附代码

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4年前更新117次阅读

vivado-资源与功耗随笔

问题描述
在做一些项目的时候，拿到算法模型之后，开始进行FPGA代码的实现，在最开始的实现过程中，由于缺乏经验，往往只考虑实现功能，在资源的使用上不够“抠”，耗费了大量的LUT、FF、RAM、BUFG、DSP等各种资源，造成的后果：
1，资源使用超标，超过...

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3年前更新25次阅读

FPGA设计中如何才能不出现Latch锁存器

在进行FPGA设计的过程中，经常会在编译程序时发现有一些warning提示生成了一些latch,而且一般FPGA的设计规则也不建议有latch生成。那么，latch究竟是什么东西呢？如果在FPGA设计中不允许latch中现，又如何避免呢？1 锁存器、触发器和寄存器的比较（1）锁存器...

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基于FPGA的直接扩频通信系统设计（附代码）

导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。...

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4年前更新83次阅读

FPGA技术面试题（二）

0.1、设计异步FIFO时，要注意
（1）在地址信号跨时钟域时需要对其进行二进制码转格雷码的转换并进行目标时钟域的时钟打两拍同步...

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4年前更新87次阅读

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作

本篇博文旨在演示如何通过 NoC 从 Versal™ 应用处理单元 (APU) 访问 AXI BRAM。设计示例是使用 Vivado® 2020.2 版本创...

在 xilinx Versal FPGA中通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

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4年前更新34次阅读

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC

Romisaa SamhoudAMD 产品线经理随着 Zynq® UltraScale+™ MPSoC 和 Artix® UltraScale+ FPGA 取得成功，AMD 现推出两款全新器...

AMD 推出 AU7P FPGA 和 ZU3T 自适应 SoC-ChipDebug

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4年前更新12次阅读

AMD Xilinx 亮相 2022 中国国际通信博览会

加速 5G-A/6G 的网络创新与商业成功 AMD Xilinx 为网络中的有线和无线网络设备提供了可靠的可编程器件。得益于 FPGA 产...

AMD Xilinx 亮相 2022 中国国际通信博览会-ChipDebug

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4年前更新38次阅读

FPGA，何去何从？

随着 AMD 接近完成以 350 亿美元收购 FPGA 制造商 Xilinx的交易，我们自然会考虑该业务的表现如何，以及它未来如何与主要竞争...

FPGA，何去何从？-ChipDebug

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4年前更新65次阅读

FPGA知识及芯片技术

FPGA可用于处理多元计算密集型任务，依托流水线并行结构体系，FPGA相对GPU、CPU在计算结果返回时延方面具备技术优势。计算密集...

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以安全性和低功耗助力未来高性能的数据中心

随着公共云服务器和网络边缘计算系统在整个数据中心环境中的快速增长，安全性、能效和系统整体性能变得越来越重要。物联网和5G连接的兴起需要巨大的处理能力，这给服务器带来了前所未有的压力。量子计算在未来十年内有望上线，在此之前系统设计人员的任务是尽...

Lattice-莱迪斯

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