SOC FPGA论坛首页-ChipDebug-第19页

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4年前更新19次阅读

Xilinx FPGA 开发工具vivado如何快速找到schematic中的object

在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错，比如：
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报的错误...

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4年前更新89次阅读

Xilinx FPGA中HP HR HD bank分别是什么用途

在开发FPGA绑定管脚时，经常会看到HP Bank、HR Bank和HD Bank，它们分别是什么意思？分别可以适用于哪些应用个？
...

Xilinx FPGA中HP HR HD bank分别是什么用途-ChipDebug

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4年前更新42次阅读

Xilinx FPGA的虚拟时钟如何使用？

在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟： FPGA时序约束理论篇之时钟周期约束但文中对虚拟时钟的应...

Xilinx FPGA的虚拟时钟如何使用？-ChipDebug

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4年前更新47次阅读

进入FPGA IP Core的时钟，都不需要再手动添加约束么？

在FPGA的时序约束中，主时钟约束是第一步就要做的，主时钟通常有两种情形:一种是时钟由外部时钟源提供，通过时钟引脚进入FPG...

进入FPGA IP Core的时钟，都不需要再手动添加约束么？-ChipDebug

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4年前更新39次阅读

Vivado中jobs和threads的区别？选择多个jobs能加快实现速度么？

在用Vivado对工程编译时，会弹出下面的对话框：备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit...

Vivado中jobs和threads的区别？选择多个jobs能加快实现速度么？-ChipDebug

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4年前更新25次阅读

FPGA 中的有符号数乘法

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我...

FPGA 中的有符号数乘法-ChipDebug

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4年前更新57次阅读

FPGA时序约束中false path和asynchronous的区别

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。如果不设置的话，Vivado默认都会分析的，这样会大大增加Implementation的时间。
常用的不让工具分...

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4年前更新27次阅读

Xilinx FPGA的DNA是什么？

对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列...

Xilinx FPGA的DNA是什么？-ChipDebug

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Xilinx FPGA的 Ethernet MAC IP调试的小坑

本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用M...

Xilinx FPGA的 Ethernet MAC IP调试的小坑-ChipDebug

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4年前更新146次阅读

FPGA管脚约束问题导致生成bit时报错如何在不重新Implentation情况下生成bit？

在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错1.管脚电平未约束image-20211018181223102image-202110...

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4年前更新32次阅读

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理

FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，...

FPGA跨异步时钟ASYNC_REG和XPM_CDC处理-ChipDebug

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4年前更新66次阅读

VS Code开发FPGA自动例化Verilog模块

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VS Code开发FPGA自动例化Verilog模块-ChipDebug

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FPGA常见问题

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4年前更新34次阅读

在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？

今天我们来研究一下D触发器都有哪几种类型？又对应什么样的代码？在Xilinx的FPGA中，D触发器是下面这个样子：image-2021...

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4年前更新80次阅读

Xilinx FPGA工具Vivado ECO实例教程一增加LUT（GUI操作)

什么是ECO？ECO 指的是Engineering Change Order，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而...

Xilinx FPGA工具Vivado ECO实例教程一增加LUT（GUI操作)-ChipDebug

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4年前更新127次阅读

Xilinx FPGA的 XDC约束中加入注释，为什么会导致该约束失效？

在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师...

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4年前更新220次阅读

Xilinx FPGA的 GTX/GTH/GTY/GTP/GTZ/GTM有什么区别？

首先需要明确的一点是，他们都是高速收发器，只是传输速率同，速率大小为：
GTP < GPX < GTH < GTZ < G...

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4年前更新84次阅读

Xilinx FPGA开发工具Vivado IP中的Shared Logic到底是干嘛的？

在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面：
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Xilinx FPGA开发工具Vivado IP中的Shared Logic到底是干嘛的？-ChipDebug

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4年前更新43次阅读

Vivado的Implementation都包含哪些步骤？

Vivado的Implementation主要有三大步：opt_design，会生成opt_desgin.dcpplace_design，会生成place_design.dcproute_design，...

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4年前更新49次阅读

导出Xilinx FPGA的ILA数据到Python

导出ILA数据在空白处右键，选择Export ILA DataSnipaste_2021-08-19_15-53-47导出csv格式的文件，并选择文件路径和文件名：Sni...

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Xilinx FPGA DDR突然初始化失败 Debug记录

背景：板卡用的一直好好的，硬件没有什么问题，DDR跑在2400M，也一直正常工作。
2021-08-09_13-03-25
但最近有个工程中，需要增...

Xilinx FPGA DDR突然初始化失败 Debug记录-ChipDebug

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4年前更新43次阅读

使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，...

使用SystemVerilog简化FPGA中的接口-ChipDebug

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FPGA常见问题

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Xilinx FPGA复位的正确打开方式

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global在没看这篇文章前，回想一下平时我们常用...

Xilinx FPGA复位的正确打开方式-ChipDebug

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4年前更新52次阅读

Hold Time违例，该如何解决

首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合...

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4年前更新61次阅读

FPGA时序约束之Tcl命令的对象及属性

Vivado时序约束中Tcl命令的对象及属性在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，...

FPGA时序约束之Tcl命令的对象及属性-ChipDebug

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FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

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4年前更新49次阅读

影响FPGA时序的进位链（Carry Chain），你用对了么？？

在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总...

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如何使用Git进行Vivado工程的管理

git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FP...

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Xilinx FPGA Partial Reconfiguration 部分重配置详细教程

Partial Reconfiguration（部分重配置）在现在的FPGA应用中越来越常见，我们这次的教程以Project模式为例来说明部分重配置的...

Xilinx FPGA Partial Reconfiguration 部分重配置详细教程-ChipDebug

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Vivado中模块封装成edif和dcp

我们完成Vivado的工程后，大部分情况不能把整个工程的源代码都直接给客户或者其他工程师，需要我们先进行一些封装后再给他们...

Vivado中模块封装成edif和dcp-ChipDebug

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4年前更新62次阅读

为什么Xilinx推荐的FPGA工程中使用XPM？

首先，什么是XPM？可能很多人没听过也没用过，它的全称是Xilinx Parameterized Macros，也就是Xilinx的参数化的宏，跟原语的...

为什么Xilinx推荐的FPGA工程中使用XPM？-ChipDebug

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