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PCIe配置概述（一）
关于前一章
前一章节对 PCIe 体系结构进行了全面介绍，我们将其看作是一种“执行层 （executive level）”概述。它对协议中描述 ...
FPGA常见问题
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4年前更新
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PCIe架构概述（五）
物理层
概述
物理层是PCIe的最低层次，TLP和DLLP类型的数据包都从数据链路层转发到物理层，以通过链路进行传输，然后转发到接收...
+2
FPGA常见问题
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4年前更新
105次阅读
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PCIe架构概述（四）
非报告事务
普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，标题为...
+6
FPGA常见问题
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4年前更新
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PCIe架构概述（三）
设备层简介
PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用于发出信...
+2
FPGA常见问题
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143次阅读
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PCIe架构概述（二）
不用通用时钟(关于Common Clock和Forwarded Clock参阅时钟架构类型） 如前所述，PCIe Link不需要通用时钟(Common Clock)...
+3
FPGA常见问题
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4年前更新
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PCIe架构概述（一）
导言：今年计划翻译的书，从今天开始了，国内PCIe的书比较少，所以先从PCIe开始。本书名字是：PCI Express Technology第一章讲的...
FPGA常见问题
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4年前更新
313次阅读
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synplify | 基础操作
基本介绍
Synplify 和 Synplify Pro 是 synopsys提供的专门针对FPGA和CPLD实现的逻辑综合工具; 该软件提供的Symbolic FSM Compil...
+7
FPGA常见问题
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4年前更新
93次阅读
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CRC基本原理和计算方式
循环冗余校验(CRC) 背景循环冗余校验码(CRC) 是在数字数据的生成、传输、处理或存储过程中用于错误检测的最广泛使用的代码之一...
+16
FPGA常见问题
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4年前更新
236次阅读
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Vscode中自动生成Verilog/VHDL模板以及代码自动联想
为了高效开发VHDL/Verilog，使用的编辑器一般会有很多的插件便于用户的开发，比如自动生成测试文件的插件（我当初也发过相关的脚...
FPGA常见问题
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4年前更新
36次阅读
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详析电流隔离 LVDS 接口
信号传输应用常用的方法是低压差分信号传输(LVDS)。这涉及到串行数据传输的既有接口标准 (TIA/EIA-644)，除了极佳的节能特性和高...
FPGA常见问题
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4年前更新
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如何用一个GPIO数字接口测量温度
Q:如果系统中的FPGA/微处理器上只剩下一个GPIO，该如何进行模拟测量？A:可以使用电压-频率转换器代替模数转换器。 在关注机器健...
+12
FPGA常见问题
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4年前更新
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如何使用JESD204B同步多个ADC？
许多通信、仪器仪表和信号采集系统需要同时通过多个模数转换器(ADC)对模拟输入信号进行采样。由于这些输入信号各自有不同的延迟...
FPGA常见问题
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4年前更新
50次阅读
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什么是JESD204标准，为什么我们要重它？
一种新的转换器接口的使用率正在稳步上升，并且有望成为未来转换器的协议标准。这种新接口JESD204诞生于几年前，其作为转换...
+4
FPGA常见问题
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4年前更新
84次阅读
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FPGA应用设计的优秀电源管理解决方案~
为FPGA应用设计良好的电源管理解决方案并非简单的任务，而目前已经有许多相关的技术讨论。今天为大家分享的内容一方面旨在找到正...
+17
FPGA常见问题
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4年前更新
126次阅读
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同步复位与异步复位设计技术
一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...
+7
FPGA常见问题
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4年前更新
35次阅读
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WaveDrom波形软件
一、WaveDrom介绍
这个软件很简单，是以代码的形式来描述波形，有在线版本和软件版本，这里面都有一个简单的介绍文档，几乎不需...
FPGA常见问题
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4年前更新
62次阅读
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PCIe架构概述（四）
PCIe专题非报告事务普通读：图2-18显示了一个从端点发送到系统内存的内存读取请求的示例。有关TLP内容的详细讨论，请参阅第5章，...
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FPGA常见问题
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4年前更新
43次阅读
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RTL设计风格及Verilog编码规范（二）异步时钟处理
一、时钟
1.1 为时钟生成电路建立单独模块
1、对于时钟生成电路，建议使用一个单独的模块管理（复位同样建议这样做）
2、不要对...
FPGA常见问题
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AXI-Stream的IP核
浠婂ぉ甯︽潵鐨勫紑婧怚P鏄疉XI-Stream聽璇█锛歏erilog鏉ユ簮锛歨ttps://github.com/alexforencich/verilog-axis/浠嬬粛锛欰XI Stream 鎬荤嚎缁勪欢鐨勯泦鍚堛€傚ぇ澶氭暟缁勪欢鐨勬帴鍙ｅ搴﹂兘鍙互瀹屽叏鍙傛暟鍖栥€傚寘鎷甫鏈夋櫤鑳芥€荤嚎鍗...
FPGA开源项目
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4年前更新
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同步FIFO和异步FIFO原理
一、使用同步FIFO传输数据
在系统设计期间,有几个工作在不同频率上的组件(器件),例如处理器,外围设备等,它们有时可能具有自己的...
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FPGA常见问题
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4年前更新
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RTL设计风格及Verilog编码规范（一）
一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发
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4年前更新
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IIC专题原理及应用篇（一）
注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...
FPGA常见问题
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4年前更新
44次阅读
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IIC专题原理及应用篇（二）
二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...
+1
FPGA常见问题
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4年前更新
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IIC专题代码篇（一）
一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...
FPGA常见问题
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4年前更新
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IIC专题代码篇（二）
三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"
FPGA常见问题
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学习FPGA的小Tips（一）
一、Verilog 编码风格
（本文的语法高亮因为浏览器的缘故，所以不准确）
1.1 使用“`include编译器指令”
文件包含“`include编译器指令”用于在合成过程中将源文件的全部内容插入到另一个文件中。它通常用于包括全局项目定义，而无需在多个文件中重复相同的...
FPGA常见问题
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4年前更新
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时序基础概念专题（二）
2.2 时序路径的种类
数字逻辑可以分解为许多时序路径，时序路径可以是以下任意一种：
1、寄存器/锁存器的时钟引脚到另一个寄存器...
FPGA常见问题
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4年前更新
29次阅读
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时序基础概念专题（一）
一、静态时序分析
1.1、什么是STA（Static Timing Analysis/静态时序分析）
静态时序分析是一种通过对添加延迟的时序路径（包括...
FPGA常见问题
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4年前更新
22次阅读
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时序基础概念专题（一）
一、静态时序分析1.1、什么是STA（Static Timing Analysis/静态时序分析）静态时序分析是一种通过对添加延迟的时序路径（包括栅...
FPGA常见问题
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4年前更新
110次阅读
关注
亚稳态详解
一、介绍
在同步系统中，数据始终相对于时钟具有固定的关系 当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间...
+11
FPGA常见问题
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