SOC FPGA论坛首页-ChipDebug-第18页

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4年前更新18次阅读

莱迪思加入CC-Link协会

强化与工业4.0领军企业的合作加速工业自动化应用开发莱迪思近日宣布加入CC-Link协会（CLPA），该协会致力于CC-Link开放工业网络家族的技术开发和推广。作为该组织的一员，莱迪思将与CPLA以及其他行业领军企业紧密协作，加速工业应用的开发，专注于为下一波...

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4年前更新56次阅读

在高速演变的汽车行业中体现FPGA价值

当前，全球汽车业正在步入以智能化、网联化、电动化、共享化为代表的“新四化”时代。IHS Markit的数据显示，到2023年，汽车电子...

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4年前更新297次阅读

Xilinx、Intel、Lattice 三款最新发布FPGA对比

在过去的一个月中，FPGA市场蓬勃发展。在本文中，我们将简要研究Xilinx，Intel和Lattice的三款最新发布的FPGA。这些FPGA中的每...

Xilinx、Intel、Lattice 三款最新发布FPGA对比-ChipDebug

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4年前更新170次阅读

如何读取FPGA芯片的序列号ID？

用过单片机的朋友都知道，单片机芯片内部都有一串序列号，比如STM32，称之为Unique device ID，是一个96Bit的只读数据。和单片机...

如何读取FPGA芯片的序列号ID？-ChipDebug

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4年前更新108次阅读

Xilinx芯片太贵，我选择国产替代！聊聊国产FPGA芯片选型

最近公司在进行FPGA国产化方案的准备工作，正在做市场的调研，也约了国内几家FPGA厂商的市场工程师来交流。关于FPGA，我算是半路...

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FPGA新闻资讯

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4年前更新387次阅读

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核

之前介绍了ARM DesignStart计划，其中提到了Cortex-M1/M3 DesignStart FPGA版本支持Xilinx和国产Gowin平台，本篇文章将手把手教...

手把手教你在Xilinx FPGA上搭建一个ARM Cortex-M3软核-ChipDebug

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4年前更新55次阅读

如何私人定制一颗可在FPGA上运行的ARM内核SoC？ARM DesignStart计划了解一下！

什么是ARM DesignStart计划？2010年，ARM推出了ARM DesignStart计划，开放了1000+IP的物理版图，2015年开源Cortex-M0 IP评估版...

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FPGA新闻资讯

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4年前更新109次阅读

如何打造一款高效率的Verilog编辑器

简介做FPGA开发的一般都不会使用IDE环境自带的编辑器，一是因为界面不够美观，二是自动补全功能不够完善，编码效率太低。而我经...

如何打造一款高效率的Verilog编辑器-ChipDebug

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FPGA常见问题

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4年前更新116次阅读

Xilinx和Altera的FPGA固件如何进行在线升级？

. FPGA也能在线升级？以最常用的Xilinx和Altera公司的FPGA为例，这两家公司的FPGA固件通常保存在外部的一片SPI Flash芯片中，常...

Xilinx和Altera的FPGA固件如何进行在线升级？-ChipDebug

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4年前更新331次阅读

基于STM32的Intel-Altera FPGA下载器USB Blaster免费分享

众所周知，FPGA两大巨头：Xilinx和Altera，前几天我们分享了如何制作一款Xilinx的下载器：基于FT2232的低成本、开源的Xilinx HS-...

基于STM32的Intel-Altera FPGA下载器USB Blaster免费分享-ChipDebug

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4年前更新265次阅读

开源、低成本的Xilinx FPGA下载器

目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的Xilinx Platfom Cable USB，还有一个就是Xilinx的合作伙伴Digilent...

开源、低成本的Xilinx FPGA下载器-ChipDebug

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4年前更新78次阅读

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程

1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

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FPGA常见问题

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4年前更新54次阅读

这个Verilog语法你一定不知道

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？运算符吗？ Verilog比较方便的一个特点就是数据的截取和拼接...

这个Verilog语法你一定不知道-ChipDebug

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4年前更新163次阅读

专业点灯二十年！详解STM32、FPGA、ARM点灯区别！

摘要：你点亮过多少板子的LED灯呢？有很多小伙伴留言说讲一下STM32、FPGA、Liunx他们之间有什么不同。不同点很多，口说无凭，今...

专业点灯二十年！详解STM32、FPGA、ARM点灯区别！-ChipDebug

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4年前更新71次阅读

通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作

本篇博文旨在演示如何通过 NoC 从 Versal™ 应用处理单元 (APU) 访问 AXI BRAM。设计示例是使用 Vivado® 2020.2 版本创...

通过 NoC 从 PS-APU 对 AXI BRAM 执行基本读写操作-ChipDebug

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4年前更新111次阅读

【Vivado那些事儿】FPGA中逻辑资源和门的对应关系

在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的，因为大家...

【Vivado那些事儿】FPGA中逻辑资源和门的对应关系-ChipDebug

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4年前更新35次阅读

Xilinx FPGA开发工具 Vivado中的Elaborate是做什么的？

在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过。因为大家基本都是从Run S...

Xilinx FPGA开发工具 Vivado中的Elaborate是做什么的？-ChipDebug

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4年前更新36次阅读

Vivado non-project模式示例

vivado有project模式和non-project模式，project模式就是我们常用的方式，在vivado里面新建工程，通过GUI界面去操作；non-projec...

Vivado non-project模式示例-ChipDebug

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4年前更新411次阅读

linux vivado安装时卡在最后一步解决方案

在ubuntu上安装vivado2021.1时，一直卡在最后一步：generating installed device list
安装其他版本也出现过该问题。
image-2022...

linux vivado安装时卡在最后一步解决方案-ChipDebug

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4年前更新64次阅读

Xilinx FPGA 时序约束中 set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

Xilinx FPGA 时序约束中 set_output_delay如何约束？-ChipDebug

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4年前更新66次阅读

set_input_delay如何约束？

set_input_delay属于时序约束中的IO约束，我之前的时序约束教程中，有一篇关于set_input_delay的文章，但里面写的并不是很详...

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4年前更新70次阅读

FPGA中的fast corner和slow corner是什么？

在FPGA的时序分析页面，我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner，具体是什么含义呢？
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4年前更新446次阅读

Vivado 中Xilinx FPGA的 DDR4仿真

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的
Virtex7 Microblaze下DDR3测试
再右键，打开IP的Example Design，这样...

Vivado 中Xilinx FPGA的 DDR4仿真-ChipDebug

Vivado 中Xilinx FPGA的 DDR4仿真-ChipDebug

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4年前更新27次阅读

体验一下“用python设计电路”

写代码：下面的myhdl代码写了一个模块top，里面有两个计数器：cnt1从0计到9，当cnt1=9时，cnt2从0计到4。 from myhdl import *
...

体验一下“用python设计电路”-ChipDebug

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4年前更新118次阅读

使用HLS开发FPGA的 for循环优化

FOR循环优化基本概念从下面的例子中来解释for循环中的基本概念：image-20220529144034774图 4.1 for循环基本概念由于N等于3，...

使用HLS开发FPGA的 for循环优化-ChipDebug

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4年前更新54次阅读

FPGA的HLS并行编程（一）–简介

GitHub上有个关于HLS并行编程的内容，个人看下来感觉还是很不错的，接下来我们会分享里面的一些内容，供大家学习参考。
1.1 高层...

FPGA的HLS并行编程（一）--简介-ChipDebug

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4年前更新256次阅读

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别

我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。只有7系列的FP...

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别-ChipDebug

Xilinx FPGA时钟篇(三) MRCC和SRCC的区别-ChipDebug

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4年前更新143次阅读

Xilinx FPGA时钟篇(二) 7系列clock region详解

上一篇文章我们讲到7系列FPGA的时钟结构，这篇文章我们来看下clock region内部都有哪些东西？
下面这个图是7系列FPGA的clock...

Xilinx FPGA时钟篇(二) 7系列clock region详解-ChipDebug

Xilinx FPGA时钟篇(二) 7系列clock region详解-ChipDebug

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4年前更新52次阅读

Xilinx FPGA时钟篇(一) 7系列的时钟结构

从本篇文章开始，我们来介绍下Xilinx FPGA的时钟结构、资源、用法，首先从7系列的FPGA开始，因为7系列的FPGA结构跟前面的有...

Xilinx FPGA时钟篇(一) 7系列的时钟结构-ChipDebug

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4年前更新55次阅读

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?

在Xilinx FPGA中，从底层到整个设备可以划分为6个层次： BEL Site Tile FSR SLR Device
下面我们从下到上依次来看一下各个定义。...

Xilinx FPGA中BEL Site Tile FSR SLR分别指什么?-ChipDebug

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