SOC FPGA论坛首页-ChipDebug-第193页

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等级-LV3-ChipDebug

3年前更新28次阅读

I2C死锁产生机理及解决办法

在I2C实际使用过程中，最容易出现的一个问题就是死锁，其主要表现为：SCL持续为高，SDA持续为低。产生机理I2C死锁产生的机理...

I2C死锁产生机理及解决办法-ChipDebug

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等级-LV1-ChipDebug

2年前更新28次阅读

已解决icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?

modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?谢谢。

icmaker大佬，modelsim软件的使用教程中，这个 v f 快捷键是什么意思呢?-ChipDebug

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新28次阅读

SOC GPIO操作

sapphire Soc提供了两个GPIO组每组有4个GPIO，定义为GPIO[3:0]，其中只有GPIO[1:0]可以支持中断。
中断
在程序中打开了GPIO0的中...

SOC GPIO操作-ChipDebug

SOC GPIO操作-ChipDebug

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易灵思(Elitestek)

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新28次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

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常用时序约束使用说明-v1-ChipDebug

易灵思(Elitestek)

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等级-LV1-ChipDebug

2年前更新28次阅读

已解决刚下载的软件小白打开工程文件报错，这哪出问题了

刚下载的软件小白打开工程文件报错，这哪出问题了-ChipDebug

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等级-LV1-ChipDebug

4个月前发布28次阅读

提问比特流文件和FPGA型号不匹配报错

我确保代码和bit流文件都是基于Ti60F225的，连接也没有问题，但是Efinity还是会出现The FPGA given in the bitstream file does not match the FPGA you are trying to program. Check that you are using the correct bitstream file.的报错。请问这是为什么...

易灵思(Elitestek)

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等级-LV4-ChipDebug

4年前更新27次阅读

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？

原作者：本站malong发布，建议malong把完整的手册发出来看看。使用海德汉光栅尺编码器（ENDAT2.2）测试绝对位置数据时，协议包...

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

请问一下海德汉endat2.2协议中哪部分是绝对位置数据？-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

4年前更新27次阅读

在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？

今天我们来研究一下D触发器都有哪几种类型？又对应什么样的代码？在Xilinx的FPGA中，D触发器是下面这个样子：image-2021...

在Xilinx的FPGA中D触发器都有哪几种类型？对应什么样的代码？-ChipDebug

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等级-LV1-ChipDebug

4年前更新27次阅读

导出Xilinx FPGA的ILA数据到Python

导出ILA数据在空白处右键，选择Export ILA DataSnipaste_2021-08-19_15-53-47导出csv格式的文件，并选择文件路径和文件名：Sni...

导出Xilinx FPGA的ILA数据到Python-ChipDebug

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等级-LV1-ChipDebug

4年前更新27次阅读

FPGA时序约束之Vivado辅助工具

时序约束辅助工具
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：...

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

FPGA时序约束之Vivado辅助工具-ChipDebug

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等级-LV1-ChipDebug

4年前更新27次阅读

几组实用FPGA原理设计图

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它...

几组实用FPGA原理设计图-ChipDebug

几组实用FPGA原理设计图-ChipDebug

几组实用FPGA原理设计图-ChipDebug

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FPGA常见问题

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等级-LV2-ChipDebug

4年前更新27次阅读

Xillinx FPGA的设计约束阅读整理

《适用于FPGA和SOC的UlteraFast设计方法指南》（UG949）
《Vivado Design Suite 用户指南：设计分析与收敛技巧》(UG906)
《Vivad...

Xillinx FPGA的设计约束阅读整理-ChipDebug

Xillinx FPGA的设计约束阅读整理-ChipDebug

Xillinx FPGA的设计约束阅读整理-ChipDebug

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等级-LV1-ChipDebug

3年前更新27次阅读

莱迪思Avant-E FPGA释放下一代车辆的无限潜力

车辆自动化趋势是汽车行业的一个热门话题，尽管新冠疫情期间行业面临诸多挑战，但近年来自动驾驶功能背后的颠覆性技术已经取得巨...

莱迪思Avant-E FPGA释放下一代车辆的无限潜力-ChipDebug

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Lattice-莱迪斯

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等级-LV1-ChipDebug

3年前发布27次阅读

亿灵思软件使用指南（四）仿真教程

本视频介绍了亿灵思软件的仿真过程，详细演示了测试文件创建、仿真工具使用、仿真信号添加、仿真结果观测等操作步骤，指导开发人员进行功能仿真。

中科亿海微(ehiway)

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等级-LV1-ChipDebug

3年前发布27次阅读

请问这个时序如何设定的能否具体解释一下

`timescale 1ns/1ns
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// Author : EmbedFire
// Create Date : 2019/04/01

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等级-LV3-ChipDebug

3年前更新27次阅读

分享个基于安路EG4 FPGA的HDMI氛围灯资源

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等级-LV2-ChipDebug

2年前发布27次阅读

LATTIEC Radiant 调试ddr3时，错误：error does not support Ip Evaluation

需要在strategy1里选bitstream选项，勾选ip evaluation,如下图所示：

LATTIEC Radiant 调试ddr3时，错误：error does not support Ip Evaluation-ChipDebug

LATTIEC Radiant 调试ddr3时，错误：error does not support Ip Evaluation-ChipDebug

Lattice-莱迪斯

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布27次阅读

)ERROR: overwriting previous definition of module ‘xxx’ (VERI-1206)

原因："xxx"模块重复添加。

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新27次阅读

Allegro Find 属性说明

Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过...

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等级-LV1-ChipDebug

2年前更新27次阅读

USB 资源文档分享–PIPE协议及标准规范及Mindshare

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FPGA CPLD资料源码分享

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等级-LV3-ChipDebug

1年前更新27次阅读

Allegro指定gerber生成路径

使用Allegro的高手一般都是一键生成gerber，对不熟练的使用者来说需要手动生成最后的gerber文件给板厂。Allegro生成Gerber数据时...

Allegro指定gerber生成路径-ChipDebug

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等级-LV3-ChipDebug

1年前更新27次阅读

MLX90640红外热成像色卡颜色转换-调试记录

效果展示彩虹黑铁灰白聚变发光色卡数组const uint8_t colormap_rainbow[256*3] = {1, 3, 74, 0, 3, 74, 0, 3, 75, 0, 3, 75, 0, ...

MLX90640红外热成像色卡颜色转换-调试记录-ChipDebug

MLX90640红外热成像色卡颜色转换-调试记录-ChipDebug

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等级-LV1-ChipDebug

12个月前更新27次阅读

刘小同学常谈之参考平面对于layout影响

我们常说的layout走线需要参考平面，是地平面还是电源平面或者其他，是完整还是不完整，有何影响，以下小小的仿真演示一下：
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刘小同学常谈之参考平面对于layout影响-ChipDebug

刘小同学常谈之参考平面对于layout影响-ChipDebug

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等级-LV3-ChipDebug

11个月前发布27次阅读

DR1新建工程

打开TD后，进行以下步骤，便能新建TD工程。① ②点击“Project”，在列表中点击“New Project”选项，进入新建工程页面。③ 输入...

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DR1新建工程-ChipDebug

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等级-LV1-ChipDebug

9个月前发布27次阅读

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计

引言针对使用 HDMI 多路复用中继器的用户，本文提供了如何通过精心设计印刷电路板 (PCB) 来实现器件全部性能最优化的设计指导...

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

HDMI 设计指南：HDTV 接收机应用中高速 PCB 的成功设计-ChipDebug

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等级-LV1-ChipDebug

6个月前发布27次阅读

fpga为什么IO 换一个约束引脚，绕线失败

请教一下前辈，1.FPGA为什么换一个线就绕线失败当前资源占用：swd 下载口引出在1.8v的IO上，想换一个3.3V的引脚，结果发现只修改...

fpga为什么IO 换一个约束引脚，绕线失败-ChipDebug

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等级-LV1-ChipDebug

6个月前发布27次阅读

EDA和fpga的区别

简单来说，EDA是“工具”，而FPGA是“材料”。用一个比喻来理解：EDA 就像是建筑师和工程师使用的一整套设计软件和工具（如AutoCAD, Photoshop, 结构仿真软件等）。FPGA 就像是一块可塑性极强的万能建材（比如乐高积木），你可以用它来搭建出房子、汽车、机...

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等级-LV1-ChipDebug

2个月前更新27次阅读

墨水屏的局部刷新及参考程序

墨水屏局部刷新原理墨水屏通过电泳技术控制带电颜料颗粒移动实现显示。局部刷新指仅更新屏幕部分区域而非全屏刷新，可降低闪烁和...

墨水屏的局部刷新及参考程序-ChipDebug

ELink墨水屏电子纸

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等级-LV1-ChipDebug

8年前发布27次阅读

为什么我不能在使用从莱迪思网站下载的IPCore的设计上打开EPIC？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布27次阅读

为什么莱迪思没有意识到安装了ALDEC Active-HDL？

问题：当您的PC上安装了ALDEC Active-HDL时，莱迪思ispLEVER软件未设置为自动使用ALDEC Active-HDL。用户必须手动配置ispLEVER以识别PC上安装了ALDEC Active-HDL。
要配置ispLEVER以启动ALDEC Active-HDL模拟器，请按照下列步骤操作：
双击桌面上的ispLEVER图...

Lattice-莱迪斯

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