SOC FPGA论坛首页-ChipDebug-第221页

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等级-LV2-ChipDebug

7年前发布20次阅读

如何实现VelTEX II器件的差分信令（LVDS、LVPECL等）？

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等级-LV1-ChipDebug

7年前发布20次阅读

ISE – 最大化Linux操作系统上的内存利用率

问题描述关键字：RAM，RedHat，DDR，字节，mem，PAR，资源解决/修复方法 1 红帽企业版WS 3可以利用hugemem内核为每个进程分配4 GB。 http://www.redhat.com/docs/manuals/enterprise/RHEL-3-Manual/release-notes/ws-x86 / 2 可以尝试对Red Hat编号的版本进行...

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等级-LV1-ChipDebug

7年前发布20次阅读

ISPPLIVE经典支持混合Verilog／VHDL吗？

ISPLIFEL经典不支持混合语言项目。当你创建一个项目并选择一个项目类型时，混合语言类型是不可用的。ISPLPLEN和格子钻石支持混合语言，但不是ISPLION经典。作为一个解决方案，打开源代码SyPrimePro创建一个EDFF。然后在ISPLIF经典中创建一个EDIF项目并导入EDF...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布20次阅读

当不使用读地址寄存器或输出寄存器时，为什么我无法在MegaWizard插件管理器中为“单输入时钟RAM的混合端口读写时”选择一个值？

当使用读地址寄存器和输出寄存器时，MLAB存储器类型仅支持特定的“单输入时钟RAM的混合端口读写时”值。如果禁用其中任何一个寄存器级，则MLAB存储器将默认不关心混合端口Read-During-Write操作。

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等级-LV2-ChipDebug

7年前发布20次阅读

对于FROP和RAM都报告了定时错误，但只适用于RAM。

描述关键词：RAMS，RAMD，定时，延时紧迫性：标准一般描述：当RAM/RAMD用触发器填充时，当有定时时仿真RAM的错误也可能报告错误。无效的触发器。这是因为触发器和RAM共享相同的K引脚。两个基元的延迟值被注释到此PIN，但是仅使用较大的（RAM）值。解决方案

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等级-LV1-ChipDebug

3年前发布20次阅读

FPGA CPLD 设计工具 Xilinx ISE 使用详解.pdf

下载链接：美国赛灵思公司（Xilinx）是全球领先的可编程逻辑完整解决方案的供应商，赛灵思研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的 IP（Intellectual Property）核。赛灵思公司成立于 1984 年，首创了现场可编...

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7年前发布20次阅读

12.2 EDK，PPC440MC_DDR2 – 警告：EDK – ：C_PPC440MC_CONTROL的位8：9设置为00

描述在尝试为我的ppc440mc_ddr2生成网表时，收到以下警告和错误：警告：EDK - ：C_PPC440MC_CONTROL的位8：9设置为00但根据您的C_DDR_DWIDTH设置应设置为144 错误：EDK：3193 - 由TCL程序发布 “:: hw_ppc440mc_ddr2_v3_00_b :: syslevel_check_micontrol”...

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7年前发布20次阅读

3.2 EDK – 如果启用了中断，则“XUartLite_mIsIntrEnabled（XPAR_MYUART_BASEADDR）”函数的结果不是XTRUE

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1年前发布20次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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7年前发布20次阅读

为什么内存读写失败到我的PCI Express端点启用的BAR位置？

如果PCIExpress®器件标识类代码寄存器设置为0，则存储器读写事务可能会失败。类代码0保留给在最终确定类代码定义之前构建的器件（预PCI™2.0）。因此，这是PCI Express的无效器件类。解决/修复方法您可以从PCI-SIG®PCI代码和ID分配规范中获取有效的器件类...

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7年前发布20次阅读

3.2 EDK安装 – Service Pack 1自述文件

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7年前发布20次阅读

MachXO器件系列是否支持真正的LVDS缓冲器？

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Lattice-莱迪斯

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7年前发布20次阅读

Zynq-7000 SoC – 安全启动和配置

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7年前发布20次阅读

错误（14566）：由于与现有约束冲突，无法放置1个外围组件

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7年前发布20次阅读

PPR/基础：引导设计进入基础的重复名称错误

描述设计中的基础可能会产生重复名称上面有一个以上的示意图。如果你的设计中有两个示意图，都是其中包含U1和U2的符号，基础在层次图中重命名U1和U2符号独特的名字。选项中的增量字段-gt；注解弹出窗口允许指定增量在重命名符号名称的层次图之间。例如，如果...

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7年前发布20次阅读

配置 – 如何为Multiboot SPI Flash生成BIN文件？

描述我尝试使用MCS文件来编程SPI Flashusing的第三方Programmer。这是一个多重启动设计。但是，MCS文件不起作用。我应该使用什...

配置 - 如何为Multiboot SPI Flash生成BIN文件？-ChipDebug

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7年前发布20次阅读

Zynq-7000 SoC，DDR – LPDDR2动态时钟停止重启太快了

描述当没有内存事务要执行时，用户可以对LPDDR2控制器进行编程以停止DRAM时钟，并在收到内存请求时重新启动时钟。只要事务队列为空，控制器就会正确地停止时钟，但是当重新启动时钟时，控制器会快速发出DRAM事务。它无法识别tXP时序参数值。要么不使用LPDDR...

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7年前发布20次阅读

M1.X EPIC——我如何改变默认的显示颜色和字体？

描述关键词：EPIC、色彩、字体紧迫性：标准一般描述：在EPIC设计编辑器中有没有改变默认颜色显示的方法？我可以更改显示文本的字体选择吗？解决方案一通过编辑显示初始化文件，可以自定义EPIC的显示属性，包括显示颜色和字体。从工作站上这样做：1。将EPIC初...

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7年前发布20次阅读

错误：（vsim-3033）./../ submodules / _modular_adc_0.v（26）：’_modular_adc_0_control_internal’的实例化失败。找不到设计单位。

由于MAX®10模块化ADC IP VHDL仿真设置存在问题，因此会生成错误的模型。启动VHDL仿真时会发出此错误消息，这是由于在自动生成的VHDL仿真模型中使用了错误的模块名称而发生的。解决/修复方法要解决此问题，请使用Verilog HDL仿真模型。 MAX 10模块化ADC IP...

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7年前发布20次阅读

我可以在Platform Manager LPTM10-12107中构建多少计时器？

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Lattice-莱迪斯

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7年前发布20次阅读

用户逻辑无法设置RapidIO II IO错误响应错误检测位

RapidIO II IP内核不支持用户逻辑，以在错误管理扩展寄存器块中的Logical/Transport Layer Error Detect CSR的位[31]中设置IO error response字段。如果RapidIO II IP内核包含I / O逻辑层从模块，则当I / O从模块检测到I / O错误响应时，IP内核会将此寄存器位...

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7年前发布20次阅读

对于不同的MaMxO2器件（ZE，He，HC），滞后的最小值和最大值是多少？

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Lattice-莱迪斯

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7年前发布20次阅读

iCE40UP5k可以支持三态吗？

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7年前发布20次阅读

在Arria 10器件中运行三速以太网LVDS的性能风险

如果在Quartus Prime版本17.0.2及更早版本的Arria 10器件中使用带LVDS I / O的三速以太网IP变量进行PMA实现，则可能存在性能风险。解决/修复方法为避免性能风险，英特尔建议您重新生成三速以太网IP内核，并在英特尔®Quartus®Prime软件版本17.1或更高版本中...

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7年前发布20次阅读

LogiCORE IP DUC / DDC编译器 – Vivado 2013.1和更新工具版本的发行说明和已知问题

描述此答复记录包含LogiCORE IP DUC / DDC编译器核心的发行说明和已知问题，包括以下内容：一般信息已知和已解决的问题修订记录本发行说明和已知问题答复记录适用于Vivado 2013.1和更新工具版本中生成的核心。有关过去的已知问题日志和ISE支持信息，请参阅X...

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7年前发布20次阅读

LogiCORE IP万兆以太网MAC v11.2（AXI） – ISE设计工具的发行说明和已知问题13.3

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7年前发布20次阅读

Spartan-6 FPGA SP605评估套件 – 接口测试设计

描述我正在尝试在Spartan-6 FPGA SP605评估套件上运行接口。可以运行哪些测试来确保接口正常工作？解下面引用的Spartan-6 FPGA SP605评估套件文档和参考设计可在SP605支持页面上找到。特征测试设计笔记 SP605 配置接口配置模式引脚 SP605用户指南（UG52...

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7年前发布20次阅读

VIETEX-7HT FPGA GTZ收发信机BUFGCTRL和BUFGGLB位置和约束

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7系列FPGA – IBIS模型可用性

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7年前发布20次阅读

LogiCORE Bit Mux v7.0 – MAP错误：“错误：打包：从F6 mux开始的1141宽功能”

问题描述解决/修复方法这个问题仍在调查中，但问题似乎与核心的RPM和映射器冲突有关。在Core Generator中生成Bit Mux内核时，请尝试关闭RPM。

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