SOC FPGA论坛首页-ChipDebug-第323页

SOC FPGA论坛首页-ChipDebug-第323页

等级-LV3-ChipDebug

2年前更新226次阅读

PotatoPie 4.0 实例教程 VexRiscvMSP SOC 从SD卡启动Linux并运行micropython

开发板购买链接直达https://item.taobao.com/item.htm?ft=t&id=776516984361手机扫码工程文件说明gateware.7z是逻辑工程img...

PotatoPie 4.0 实例教程 VexRiscvMSP SOC 从SD卡启动Linux并运行micropython-ChipDebug

PotatoPie 4.0 实例教程 VexRiscvMSP SOC 从SD卡启动Linux并运行micropython-ChipDebug

PotatoPie 4.0 实例教程 VexRiscvMSP SOC 从SD卡启动Linux并运行micropython-ChipDebug

+6

PotatoPie 4.0 实例教程 VexRiscvMSP SOC 从SD卡启动Linux并运行micropython-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新125次阅读

visual studio cmake静态编译opencv 以及使用静态库编译可执行文件

提前准备：visual studio 2019（64位）opencv-4.3.0opencv-contrib-4.3.0cmake-3.1.8（64位）**注意编译windows版本的opencv要下...

visual studio cmake静态编译opencv 以及使用静态库编译可执行文件-ChipDebug

visual studio cmake静态编译opencv 以及使用静态库编译可执行文件-ChipDebug

visual studio cmake静态编译opencv 以及使用静态库编译可执行文件-ChipDebug

+8

visual studio cmake静态编译opencv 以及使用静态库编译可执行文件-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布18次阅读

QT5.15.14 MSVC2019 静态编译

修改confMT版本编译（本篇幅着重MD静态编译版本，MT编译按照如下修改进行编译）：打开源码目录 qtbase\mkspecs\common\msvc-desktop.conf将 QMAKE_CFLAGS_XXXXXXX 中的MD 、MDd 替换为MT 、MTd配置库configure.bat -static -prefix "D:\Qt\qt5.15.14_static__...

2

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布44次阅读

There maybe problem with your IP Manager installation. Please reinstall Efinity

IP ERROR 14: failed to connect to all addresses; last error: UNAVAILABLE: ipv4:127.0.0.1:58562: WSA Error ... IP Manager...

There maybe problem with your IP Manager installation. Please reinstall Efinity-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布67次阅读

ERROR(2): The following block types exceed device resources: IO :4154/3970 resources used0

ERROR(1): Too many netlist objects for this device, packer unable to completeERROR(2): The following block types exceed ...

ERROR(2): The following block types exceed device resources:
IO :4154/3970 resources used0-ChipDebug

ERROR(2): The following block types exceed device resources:
IO :4154/3970 resources used0-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新44次阅读

Invalid profile, top module is missing

(29)Traceback (most recent call last):File "", line 198, in run module as mainFile u", line 88, in run_codeFile "C:\Efin...

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布18次阅读

Invalid profile, top module is missing

(29)Traceback (most recent call last):File "", line 198, in run module as mainFile u", line 88, in run_codeFile "C:\Efin...

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

2年前更新42次阅读

安装TD4 缺少msvcr100.dll

如果出现这种问题，是缺少VC运行时库，具体原因参见微软官方解释，https://answers.microsoft.com/en-us/windows/forum/all/how-...

安装TD4 缺少msvcr100.dll-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布22次阅读

有偿求助quartus函数信号发生器

纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答

FPGA常见问题

评分

等级-LV1-ChipDebug

2年前发布92次阅读

提问求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）

本人使用vivado 2017，编写一个五级的MIPS流水线；希望通过对外设寄存器读写以改变外设（七段bcd管）的显示。根据仿真来看一切正...

求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）-ChipDebug

求助上板后结果与仿真结果不同的调试方法（考虑与时序有关）-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布4次阅读

api_ms_win-core-path-il-1-1.dll

很多客户在安装Efinity软件时，或者安装programmer时会报这个错误。api_ms_win-core-path-il-1-1.dll 原因是易灵思2022之后的软...

api_ms_win-core-path-il-1-1.dll-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前更新41次阅读

提问通过EFB操作machxo2芯片的CFG遇到的问题

efb配置的输入接口是wishbone，先向CFG写入ABC三页数据，写入完成，重置地址为00，然后读取发现第一个读取数据的指令读出的数据...

通过EFB操作machxo2芯片的CFG遇到的问题-ChipDebug

Lattice-莱迪斯

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新86次阅读

Running Debugger Step 3 fail. See exit code and exit status

ERROR, Failed in design check.周四七月 18 24 21:43:48 - C:/Efinity/2024.1/python311/bin/python.exe finished. Exit code ...

Running Debugger Step 3 fail. See exit code and exit status-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布27次阅读

Project contains some invalid configuration

一般在编译开始就会给出提示，在打印的信息里面也会有提示，可能不明显。这是说缺少一个文件。

Project contains some invalid configuration-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布18次阅读

Please install usb driver on Interface that Used for SPI Programming.

周二七月 23 24 16:37:16 - Traceback (most recent call last):File "C:\Efinity/2022.1/pgm/bin\efx_pgm\main_window.py", line 1220, in on_usb_target_changedself.check_usb_driver_status(self.programmer.usb_target, self.programmer.resolved_usb)F...

易灵思(Elitestek)

评分

等级-LV3-ChipDebug

2年前发布14次阅读

buildroot 编译

无USB支持的$ git clone http://github.com/buildroot/buildroot
$ cd buildroot
$ make BR2_EXTERNAL=../linux-on-litex-vexriscv/buildroot/ litex_vexriscv_defconfig
$ make有USB host支持的$ git clone http://github.com/buildroot/buildroot

评分

等级-LV1-ChipDebug

2年前发布35次阅读

提问Diamond 加入Reveal文件后，编译综合报错。。。

使用 Lattice 的 Diamond 的时候，加入Reveal文件后，编译综合报错，请问各位前辈这是什么原因呢？

Diamond 加入Reveal文件后，编译综合报错。。。-ChipDebug

Lattice-莱迪斯

评分

等级-LV4-ChipDebug

1年前更新27次阅读

Orcad快捷键

CIS Explore Ctrl+Tab 切换到原理图页面而不关闭CIS ExploreCIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore原理图页面编辑 CTRL+A 全选所有原理图页面编辑 B 放置...

评分

等级-LV1-ChipDebug

2年前发布46次阅读

提问在使用Diamond中的Reveal时，信号为灰色？

各位前辈，请问在使用Reveal进行调试时，想抓的信号为灰色，不能添加，这个问题怎么解决呢？

在使用Diamond中的Reveal时，信号为灰色？-ChipDebug

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

2年前更新52次阅读

提问fpga管脚约束文件怎样为信号选择合适的管脚和电平？

fpga小白，现在在做的一个项目需要自己设置模块然后将其放到fpga上面跑，现在在管脚配置上碰到了问题，不知道该怎么为信号选择合适的管脚和电平。网上查的资料都只教如何使用管脚配置文件，没有教怎么选择管脚和类型，问bing也只说去查数据手册和开发板、核心...

评分

等级-LV1-ChipDebug

2年前更新85次阅读

提问AD采集数据FPGA做FFT处理的问题

在做项目的时候遇到一个问题，求大佬们解答一下要求对频率范围为5Hz到5000Hz的三路振动信号进行采集，打算用一块AD复用三个通道来进行采集，采样频率打算用60KHz，那么每通道的实际采样频率是不是就是20KHz呢？这样是不是就能满足每通道采样频率为信号频率的4...

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布16次阅读

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题

软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布12次阅读

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题

软件打开时会提示这个错误，可能是电脑有杀毒软件，需要关闭杀毒软件重新安装软件

由于找不到 libgomp-1.dll,无法继续执行代码。重新安装程序可能会解决此问题-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新48次阅读

MIP屏输出画面偏移

要等MIPI都准备好之后再发给数据给MIPI TX IP

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前发布43次阅读

提问在Vivado工具中遇到MIG IP核加载长时间未完成的情况,怎么解决

ip核加载一天多了还没有完成

在Vivado工具中遇到MIG IP核加载长时间未完成的情况,怎么解决-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新47次阅读

提问初学者求助FLASH无法上电自启动问题，可以有偿咨询

请教大佬们个问题，我自己做的FPGA板子，芯片用的是XC7A100TFGG484,现在遇到的问题就是，将程序固化到flash里边可以成功，但是断...

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

初学者求助FLASH无法上电自启动问题，可以有偿咨询-ChipDebug

评分

等级-LV3-ChipDebug

1年前更新208次阅读

Cadence Allegro：Class与Sub Class概念

在Allegro软件中，将设计的内容按照其所表达的意义分成不同的大类（Class），在Class下面细分为子类（Sub Class）。你想要在该PC...

Cadence Allegro：Class与Sub Class概念-ChipDebug

Cadence Allegro：Class与Sub Class概念-ChipDebug

Cadence Allegro：Class与Sub Class概念-ChipDebug

+15

Cadence Allegro：Class与Sub Class概念-ChipDebug

评分

等级-LV3-ChipDebug

1年前更新494次阅读

Cadence allegro 17.4 PCB DRC检查

1、检查连接是否全部完成选择菜单 “Display—Status” 如图1-1 所示。查看图 1-1 中标记处是否为“0%”。2、检查Dangling Lines...

Cadence allegro 17.4 PCB DRC检查-ChipDebug

Cadence allegro 17.4 PCB DRC检查-ChipDebug

Cadence allegro 17.4 PCB DRC检查-ChipDebug

+2

Cadence allegro 17.4 PCB DRC检查-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布21次阅读

提问小白求助-如何确定FMC接口的电平标准？手册里只标了LVDS

请求各位大佬解答我使用的评估版是KCU 105，UserGuide中对于FMC HPC/LPC的接口电平标准只标注了LVDS，但是没有说明具体的电源电压是多少，手册里也没有找到其他相关信息请问应该怎么确定接口的高电平是多少？

评分

等级-LV1-ChipDebug

2年前更新68次阅读

使用Gowin的fft IP核并仿真时报错，求助

上图为modelsim仿真时的报错
下图为tb文件代码
下图为报错信息提到的模块在fft.vo的信息

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

使用Gowin的fft IP核并仿真时报错，求助-ChipDebug

1

上一页 1…321 322323324 325…1068 下一页跳转