SOC FPGA论坛首页-ChipDebug-第324页

SOC FPGA论坛首页-ChipDebug-第324页

等级-LV3-ChipDebug

1年前更新34次阅读

Allegro Find 属性说明

Groups(将1个或多个元件设定为同一组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（一组元件中的一个元件）Nets（一条导线）Pins(元件的管脚)Vias（过孔或贯穿孔）Clines（具有电气特性的线段：导线到导线；导线到过...

1

等级-LV3-ChipDebug

1年前更新204次阅读

Cadence Allegro如何铜皮进行外扩和内缩

在Cadence Allegro软件中，对铜皮进行外扩或者内缩是非常容易实现的，设置方法如下：1、打开Setup菜单栏下的Application Mode选...

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

Cadence Allegro如何铜皮进行外扩和内缩-ChipDebug

评分

等级-LV3-ChipDebug

2年前发布121次阅读

OV5640 曝光率、亮度、对比度、增益调节寄存器。

// 设置曝光时间writeRegister(0x3500, 0x00); // 曝光时间高字节writeRegister(0x3501, 0x10); // 曝光时间中字节writeRegister(0x3502, 0x00); // 曝光时间低字节// 设置增益writeRegister(0x350A, 0x01); // AGC增益高字节writeRegister(0x350B, 0x00); //...

评分

等级-LV3-ChipDebug

1年前更新363次阅读

Cadence allegro 17.4 怎样单独关闭各层的铜皮？

在使用Allegro进行布线的时候，如果各层的铺铜都打开的话，走线不容易看的清楚，尤其是对于多层板和多个走线层来说，大面积普通...

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

+2

Cadence allegro 17.4 怎样单独关闭各层的铜皮？-ChipDebug

评分

等级-LV3-ChipDebug

1年前更新405次阅读

Allegro show elements 或者show measure 不弹窗问题

参考allegro官方论坛的回复。https://community.cadence.com/cadence_technology_forums/pcb-design/f/pcb-design/26239/allegro-does-not-show-the-measurement-dialog-box找到您的 PCBENV 文件夹并删除 allegro.geo 文件。重新打开 Allegro 并查看 GUI 是否...

1

等级-LV3-ChipDebug

1年前更新485次阅读

Cadence Allegro 如何修改板框大小

1.PCB在画制的时候，如果没有很硬性的确定板子的大小，一般在初期都会设置的大一些，布完局在修改PCB板框的大小2.在Allegro中，...

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

Cadence Allegro 如何修改板框大小-ChipDebug

评分

等级-LV1-ChipDebug

2年前发布72次阅读

时序约束问题

我的时序报告里面报告no clock 我这个信号是顶层的输入信号由外部驱动的呀，为什么还要时钟？

时序约束问题-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新762次阅读

Efinity入门使用-v7

一、软件预设置
二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载
十、...

Efinity入门使用-v7-ChipDebug

Efinity入门使用-v7-ChipDebug

Efinity入门使用-v7-ChipDebug

+50

Efinity入门使用-v7-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新172次阅读

易灵思内部重配置实现远程更新 -v1

除通过外部多功能IO来选择之外，易灵思通过内部重配置实现远程更新操作也非常简单。（1）使能内部重配置接口1、在interface De...

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思内部重配置实现远程更新 -v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

6个月前更新1133次阅读

programmer下载常见问题总结-v5

（0）连接下载器之后什么也读不出来说明：一般为驱动没有安装，在device manger里面查看是否有libusbK（1）打开Programmer异常...

programmer下载常见问题总结-v5-ChipDebug

programmer下载常见问题总结-v5-ChipDebug

programmer下载常见问题总结-v5-ChipDebug

+24

programmer下载常见问题总结-v5-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新53次阅读

易灵思Trion FPGA PS配置模式–update(6)

准备工作
PS模式首先要把Bitstream Generation中的
（1）JTAG模式选择为Passive
（2）根据PS的位宽选择相应的Programming Mode.

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

+5

易灵思Trion FPGA PS配置模式--update(6)-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新372次阅读

Efinity debuger常见问题总结-v2

(1)UUID mismatch
Efinity在Debug时会出现UUID mismatch错误。很多刚开始使用的人经常遇到。下面我们做一个总结。欢迎遇到案例时...

Efinity debuger常见问题总结-v2-ChipDebug

Efinity debuger常见问题总结-v2-ChipDebug

Efinity debuger常见问题总结-v2-ChipDebug

+11

Efinity debuger常见问题总结-v2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新190次阅读

Efinity编译生成文件使用指导-v1

（1）查看综合后的原语
在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里...

Efinity编译生成文件使用指导-v1-ChipDebug

Efinity编译生成文件使用指导-v1-ChipDebug

Efinity编译生成文件使用指导-v1-ChipDebug

+1

Efinity编译生成文件使用指导-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新109次阅读

易灵思的时钟网络问题

我们以T20F256为例来做一个实验。
我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。
Unr...

易灵思的时钟网络问题-ChipDebug

易灵思的时钟网络问题-ChipDebug

易灵思的时钟网络问题-ChipDebug

+2

易灵思的时钟网络问题-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新22次阅读

通过TCL添加IO分配

如果要分配的IO比较多，也可以通过TCL来添加 IO分配。在interface界面通过Export Design和import Design来导出导入isf约束。
通...

通过TCL添加IO分配-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新235次阅读

易灵思Jtag_bridge_loader生成-v2

Efinity版本：2023.1及以前版本。
易灵思器通过jtag bridge烧写flash时需要自己生成一个jtage birdge文件。jtage bridge 工程的...

易灵思Jtag_bridge_loader生成-v2-ChipDebug

易灵思Jtag_bridge_loader生成-v2-ChipDebug

易灵思Jtag_bridge_loader生成-v2-ChipDebug

+7

易灵思Jtag_bridge_loader生成-v2-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新71次阅读

RISC V的I2C操作

接口处理
top接口
output system_i2c_0_io_sda_writeEnable,
output system_i2c_0_io_sda_write,

RISC V的I2C操作-ChipDebug

RISC V的I2C操作-ChipDebug

RISC V的I2C操作-ChipDebug

+1

RISC V的I2C操作-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新418次阅读

RISCV 操作常见问题集 – v5

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。
（2）clean Project时提示rm: can't remove 'build/d...

RISCV 操作常见问题集 - v5-ChipDebug

RISCV 操作常见问题集 - v5-ChipDebug

RISCV 操作常见问题集 - v5-ChipDebug

+21

RISCV 操作常见问题集 - v5-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新817次阅读

Efinity RISC-V IDE入门使用-4

一、Efinity工程
io_memoryClk是与存储器接口共用的时钟，需要连接正确。
UART
由于钛金系列是有片上晶振的，所以有些客户可能会...

Efinity RISC-V IDE入门使用-4-ChipDebug

Efinity RISC-V IDE入门使用-4-ChipDebug

Efinity RISC-V IDE入门使用-4-ChipDebug

+21

Efinity RISC-V IDE入门使用-4-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新32次阅读

SOC GPIO操作

sapphire Soc提供了两个GPIO组每组有4个GPIO，定义为GPIO[3:0]，其中只有GPIO[1:0]可以支持中断。
中断
在程序中打开了GPIO0的中...

SOC GPIO操作-ChipDebug

SOC GPIO操作-ChipDebug

SOC GPIO操作-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新134次阅读

易灵思SOC onchip RAM初始化

最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不使用外部存储而是使用片上RAM的话，文档上似乎...

易灵思SOC onchip RAM初始化-ChipDebug

易灵思SOC onchip RAM初始化-ChipDebug

易灵思SOC onchip RAM初始化-ChipDebug

+5

易灵思SOC onchip RAM初始化-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新32次阅读

RISCV的中断处理

中断操作三个步骤：
1、中断初始化
void intr_init(){
//configure PLIC

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新111次阅读

RISCV soft JTAG调试_v1.1

因为目前软件的限制，RISCV的逻辑不能同时共用JTAG，所以如果想要同时去调试逻辑和RISCV的话，可以通过RISCV的soft Jtag来实现。...

RISCV soft JTAG调试_v1.1-ChipDebug

RISCV soft JTAG调试_v1.1-ChipDebug

RISCV soft JTAG调试_v1.1-ChipDebug

+2

RISCV soft JTAG调试_v1.1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新31次阅读

如何去掉sapphire soc默认的SPI0和UART0选项

软件支持版本：目前验证了2021.2和2022.1，之前的版本应该也可以支持，需要自己验证。
打开sapphire soc，UART0和SPI0默认是勾选...

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

+3

如何去掉sapphire soc默认的SPI0和UART0选项-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新132次阅读

逻辑布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定，从2022.2开始...

逻辑布线锁定-ChipDebug

逻辑布线锁定-ChipDebug

逻辑布线锁定-ChipDebug

+10

逻辑布线锁定-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新146次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

+13

常用时序约束使用说明-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新169次阅读

逻辑布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。
Efinity从2022.1开始支持逻辑锁定，从2022.2开始...

逻辑布线锁定-ChipDebug

逻辑布线锁定-ChipDebug

逻辑布线锁定-ChipDebug

+10

逻辑布线锁定-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新33次阅读

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Sho...

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

常用时序约束使用说明-v1-ChipDebug

+13

常用时序约束使用说明-v1-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新382次阅读

时序约束实操

易灵思提供了相关时序约束的PPT，内容非常全面，但是我们还是发现很多客户在使用Efinity时，时序约束存在很多问题。
添加约束
添...

时序约束实操-ChipDebug

时序约束实操-ChipDebug

时序约束实操-ChipDebug

+11

时序约束实操-ChipDebug

易灵思(Elitestek)

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新231次阅读

Efinity优化策略

易灵思已经有专门的ppt把优化策略讲解完了。这里只是把操作再重新演示下，方便查阅用。
目前已经支持的优化选项如下图。其中为TI...

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

Efinity优化策略-ChipDebug

+3

Efinity优化策略-ChipDebug

易灵思(Elitestek)

评分

上一页 1…322 323324325 326…1068 下一页跳转