SOC FPGA论坛首页-ChipDebug-第344页

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3年前更新18次阅读

FPGA：逻辑代数的基本公式和规则

文章目录逻辑代数的基本公式基本公式常用公式示例逻辑代数的基本规则代入规则反演规则对偶规则
逻辑代数的基本公式
基本...

FPGA：逻辑代数的基本公式和规则-ChipDebug

FPGA：逻辑代数的基本公式和规则-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

3年前更新18次阅读

Verilog:模块结构/assign/always[学习笔记day3]

1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成：端口...

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

FPGA常见问题

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等级-LV1-ChipDebug

2年前更新18次阅读

已解决求助-三方调用download_commands_prompt.exe时速度和扇区参数问题

安路下载第三方调用时，spd参数和sec参数到底如何设置呢，亦即其值是根据什么来的，例程中给的是-spd 7 -sec 64。另外有没有入口或函数可以检测到电脑上插入了几根下载线呢。非常感谢~

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等级-LV1-ChipDebug

2年前更新18次阅读

已解决头文件宏定义

安路FPGA 可以打开头文件吗

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XL_易灵思FPGA

等级-LV2-ChipDebug

2年前发布18次阅读

Invalid profile, top module is missing

(29)Traceback (most recent call last):File "", line 198, in run module as mainFile u", line 88, in run_codeFile "C:\Efin...

易灵思(Elitestek)

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等级-LV3-ChipDebug

1年前更新18次阅读

FD如何查看elf load时间

FD如何查看elf load时间-ChipDebug

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6个月前更新18次阅读

大佬tsl0092的nrf52811墨水屏4.2寸EPD_service.c文件学习

EPD_service.c文件代码如下：/* Copyright (c) 2012 Nordic Semiconductor. All Rights Reserved. * * The information contain...

大佬tsl0092的nrf52811墨水屏4.2寸EPD_service.c文件学习-ChipDebug

ELink墨水屏电子纸

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等级-LV1-ChipDebug

4年前更新17次阅读

【招商电子】复旦微电：22Q3业绩超预期，FPGA和电表MCU增长强劲

复旦微电公布2022三季报，前三季度收入27亿元，同比+47.6%；归母净利润8.6亿元，同比+121%。公司季度FPGA和电表MCU产品线高速增...

【招商电子】复旦微电：22Q3业绩超预期，FPGA和电表MCU增长强劲-ChipDebug

【招商电子】复旦微电：22Q3业绩超预期，FPGA和电表MCU增长强劲-ChipDebug

【招商电子】复旦微电：22Q3业绩超预期，FPGA和电表MCU增长强劲-ChipDebug

FPGA新闻资讯

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等级-LV4-ChipDebug

4年前发布17次阅读

中高端新品已进入客户导入初期安路科技持续完善FPGA产品矩阵

12月2日，国内FPGA厂商安路科技宣布上市“凤凰”系列和“精灵”系列的多款产品和器件。至此，公司旗下SALPHOENIX、SALEAGLE、SALELF、FPSoC四大系列产品已能够分别覆盖高性能、高效率、低功耗、高集成度多层次市场。当日，安路科技总经理陈利光表示，“新产品...

FPGA新闻资讯

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等级-LV1-ChipDebug

4年前更新17次阅读

FPGA 基本模块的主要功能

1．可编程输入/输出单元（I/O 单元）
FPGA 的 I/O 单元被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定...

FPGA 基本模块的主要功能-ChipDebug

FPGA常见问题

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等级-LV3-ChipDebug

3年前更新17次阅读

TD5.6.3 chipwatch(CWC) 逻辑端源代码

含两个版本， verilog 和 sv版。

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等级-LV3-ChipDebug

3年前发布17次阅读

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？

我们平时在调试I2C的时候可能很少去关注NACK信号，只知道如果Master发送数据，MSB先发，LSB后发，连续发送一个字节(8个bit)，之...

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

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采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

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XL_易灵思FPGA

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2年前发布17次阅读

ERROR: overwriting previous definition of module ‘xxx’ (VERI-1206)

原因："xxx"模块重复添加。

ERROR: overwriting previous definition of module 'xxx' (VERI-1206)-ChipDebug

易灵思(Elitestek)

1

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等级-LV2-ChipDebug

2年前更新17次阅读

ERROR: Failed polling ready for burst read due to timeout = 5.0 s

原因：可能没有用连续时钟采样。或者时序质量问题，比如抖动太大或者幅度不对。

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

易灵思(Elitestek)

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等级-LV3-ChipDebug

2年前发布17次阅读

litex 编译opensbi

git clone https://github.com/litex-hub/opensbi --branch 0.8-linux-on-litex-vexriscv
cd opensbi
make CROSS_COMPILE=riscv64-unknown-elf- PLATFORM=litex/vexriscv

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等级-LV1-ChipDebug

2年前更新17次阅读

提问接口转换将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）

module sramif #(
聽聽聽parameter integer NUM_CPUS = 1,
聽聽聽parameter integer AXI_SRAM_ID = 12
)(

FPGA常见问题

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等级-LV1-ChipDebug

1年前更新17次阅读

Allegro之Enhance pad Entry（增强焊盘进入约束功能）的使用

pcb布线时，有时候会从器件的焊盘往外拉线，为了避免出现类似情况出现锐角焊盘内绕线等等可在add connect操作下，右键勾选Enha...

Allegro之Enhance pad Entry（增强焊盘进入约束功能）的使用-ChipDebug

Allegro之Enhance pad Entry（增强焊盘进入约束功能）的使用-ChipDebug

Allegro之Enhance pad Entry（增强焊盘进入约束功能）的使用-ChipDebug

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等级-LV1-ChipDebug

1年前发布17次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

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XL_易灵思FPGA

等级-LV2-ChipDebug

1年前发布17次阅读

ERROR: external connection to net…

现象描述：通过屏蔽文件的文件的方式或者修改不现的策略出现的位置不一样，但是同一种报错。目前版本从2023.2升级到2024.2可...

ERROR: external connection to net...-ChipDebug

易灵思(Elitestek)

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12个月前更新17次阅读

LiteX + RocketChip上的64位Linux运行指南

LiteX + RocketChip上的64位Linux运行指南
项目介绍
本项目旨在演示如何在LiteX SoC框架结合RocketChip处理器上运行64位Linux系统。LiteX是由litex-hub维护的一个可扩展的FPGA软核平台，而RocketChip则是一个基于RISC-V架构的CPU。该项目使得开发者能够在多种...

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等级-LV1-ChipDebug

10个月前发布17次阅读

Lattice Radiant 2023.2 Reveal Analyzer/Controller Startup Wizard

LATTICE Radiant 2023.2 使用Reveal Analyzer/Controller Startup Wizard，detect usb port 同样的安装操作，另一台电脑可...

Lattice Radiant 2023.2 Reveal Analyzer/Controller Startup Wizard-ChipDebug

Lattice-莱迪斯

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XL_易灵思FPGA

等级-LV2-ChipDebug

10个月前发布17次阅读

number of data lanes 4 doesn’t match with Lane assignment count

从下图看PHY lane2，但是interface关闭重新打开之后才看到这个现象

number of data lanes 4 doesn't match with Lane assignment count-ChipDebug

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易灵思(Elitestek)

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8个月前发布17次阅读

LATTICE下载器hw-usbn-2A显示板卡电源没开

板卡所在的机器电源开了，但连上下载器显示板卡没上电。之前遇到过一次这种情况，把板卡在机器上换了个插口就好了，这次将机器上...

LATTICE下载器hw-usbn-2A显示板卡电源没开-ChipDebug

Lattice-莱迪斯

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1个月前发布17次阅读

已解决PotatoPie V3.0 板载晶振是原理图上标的10M，实测只有5.1M，是怎么回事儿？

你好，想问下这个原理图上板载晶振标注的 10M，但是实测只有5.1M, 示波器有20万，应该不是示波器带宽不够，请问这个问题怎么排查？

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8年前发布17次阅读

何时在LatticeMico32中实现新功能或新功能？

莱迪思半导体很高兴您有兴趣使用和实现LatticeMico32的设计，但请不要询问何时实现所需的功能。莱迪思应用程序组不能透露有关计划的信息，也不能透露有关LatticeMico32的任何持续开发。

Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布17次阅读

如何将多个Reveal内核实例化为设计？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布17次阅读

LatticeSC / M器件的LVDS输入有哪些电源要求？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布17次阅读

在LatticeSC / M flexiPCS中，应该使用哪些复位？我什么时候可以使用quad_rst和serdes_rst信号？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布17次阅读

在LatticeSC / M flexiPCS中，是否有信号指示何时收到逗号（K28.5）？

在数据包模式下，没有信号或寄存器在收到逗号时发出信号。但是，在通用8b10b，PCIE和光纤通道模式中，在第一个成功的PCS字对齐到逗号后，数据（控制= 1和D = hBC）将显示在FPGA RX数据上，以及每次后续。收到逗号。。此外，在所有数据包模式中，当接收到足够...

Lattice-莱迪斯

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等级-LV1-ChipDebug

8年前发布17次阅读

在光纤通道模式下，LatticeSC / M flexiPCS是否符合所有ANSI FC标准有序集？不只是IDLEs的速率匹配？

ANSI FC标准定义了有序集，例如ARB（ff），ARB（FB），ARB（src_alpha），NOS，OLS，LR，LRR，LIP，LPB，LPE等。
在光纤通道模式下，LatticeSC / M flexiPCS像处理任何其他数据一样处理这些序列。
它不会将它们用于任何内部功能。因此，您应该执行任何涉及识...

Lattice-莱迪斯

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