SOC FPGA论坛首页-ChipDebug-第342页

SOC FPGA论坛首页-ChipDebug-第342页

等级-LV1-ChipDebug

4年前更新15次阅读

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(3)

读赛灵思IP手册，HDMI 1.4/2.0 Receiver Subsystem v2.0 Product Guide，即HDMI接受器系统的手册。本期介绍Audio Clock Regenera...

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(3)-ChipDebug

赛灵思的HDMI Receiver Subsystem 用户手册pg236翻译和学习(3)-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新15次阅读

芯片行业之浅谈FPGA芯片

核心观点 FPGA是数字芯片的一类分支，与CPU、GPU等功能固定芯片不同的是，FPGA制造完成后可根据用户需要，赋予其特...

芯片行业之浅谈FPGA芯片-ChipDebug

芯片行业之浅谈FPGA芯片-ChipDebug

芯片行业之浅谈FPGA芯片-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新15次阅读

FPGA增势良好，英特尔大力布局边缘和中端市场

FPGA正处于蓬勃发展期，整体市场也处于增长态势。日前在线上举行的“2022英特尔FPGA中国技术周”中，英特尔数据中心与人工智能集...

FPGA增势良好，英特尔大力布局边缘和中端市场-ChipDebug

FPGA增势良好，英特尔大力布局边缘和中端市场-ChipDebug

FPGA增势良好，英特尔大力布局边缘和中端市场-ChipDebug

FPGA增势良好，英特尔大力布局边缘和中端市场-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

4年前更新15次阅读

双赛事圆满落幕安路科技与新生力量同行

12月业已过半，2022年全国大学生嵌入式芯片与系统设计竞赛FPGA创新设计竞赛、2022年第四届集成电路EDA设计精英挑战赛均已于近期圆满落幕。作为两场业内重要赛事的命题方与赞助企业，安路科技全程参与了项目内的技术指导与设计材料提供。 FPGA创新设计竞赛由...

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前更新15次阅读

FPGA开发：DTHT11温湿度模块底层驱动编写

1.DTH11外形和参数
2. DHT11 通信方式
1. 单总线说明
DHT11 器件采用简化的单总线通信。单总线即只有一根数据线，系统中的数据...

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新15次阅读

FPGA：组合逻辑电路的设计

文章目录组合逻辑电路的设计组合逻辑电路的设计步骤组合逻辑电路的设计举例例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...

FPGA：组合逻辑电路的设计-ChipDebug

FPGA：组合逻辑电路的设计-ChipDebug

FPGA：组合逻辑电路的设计-ChipDebug

+1

FPGA：组合逻辑电路的设计-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新15次阅读

clock wizard IP生成VHDL例化

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核...

clock wizard IP生成VHDL例化-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新15次阅读

system verilog 时序逻辑程序中推断组合逻辑？

使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...

system verilog 时序逻辑程序中推断组合逻辑？-ChipDebug

system verilog 时序逻辑程序中推断组合逻辑？-ChipDebug

FPGA常见问题

评分

等级-LV1-ChipDebug

3年前更新15次阅读

业绩快报：安路科技全年净利6010.24万扭亏为盈

2月26日，安路科技发布业绩快报，公司2022年1-12月实现营业收入10.42亿元，同比增长53.57%，归属于上市公司股东的净...

业绩快报：安路科技全年净利6010.24万扭亏为盈-ChipDebug

FPGA新闻资讯

评分

等级-LV1-ChipDebug

3年前发布15次阅读

DAC产生刺激信号，求大佬解答

用SPI配置寄存器输出刺激信号，寄存器配置的数据没有问题，ila抓到的时序和返回的数据也都是对的，硬件也没有问题，还有什么地方会有问题啊，想了好几天了，还是没解决？

FPGA常见问题

评分

等级-LV3-ChipDebug

3年前更新15次阅读

Linux内核4.14版本——I2C子系统(5)_I2C死锁相关

源码：driversi2cbussesi2c-st.cdriversi2ci2c-core-base.c1. i2c_init_recovery（死锁复位机制初始化）i2c_add_adapter->i2c_register_adapter->i2c_init_recovery
static int i2c_register_adapter(struct i2c_adapter *adap)
{ int res = -EINVAL; ...

评分

等级-LV3-ChipDebug

3年前发布15次阅读

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？

我们平时在调试I2C的时候可能很少去关注NACK信号，只知道如果Master发送数据，MSB先发，LSB后发，连续发送一个字节(8个bit)，之...

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

+4

采用硬件I2C读取E2PROM，单片机复位发生死锁怎么办？-ChipDebug

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

2年前更新15次阅读

ERROR: Failed polling ready for burst read due to timeout = 5.0 s

原因：可能没有用连续时钟采样。或者时序质量问题，比如抖动太大或者幅度不对。

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

ERROR: Failed polling ready for burst read due to timeout = 5.0 s-ChipDebug

易灵思(Elitestek)

评分

等级-LV1-ChipDebug

2年前更新15次阅读

已解决头文件宏定义

安路FPGA 可以打开头文件吗

评分

等级-LV3-ChipDebug

2年前发布15次阅读

litex 编译opensbi

git clone https://github.com/litex-hub/opensbi --branch 0.8-linux-on-litex-vexriscv
cd opensbi
make CROSS_COMPILE=riscv64-unknown-elf- PLATFORM=litex/vexriscv

评分

等级-LV3-ChipDebug

1年前更新15次阅读

Cadence Allegro PCB设计88问解析(十一) 之 Allegro中文件自动保存时间设置

大家在设计图纸或者编辑文档时，最常点击的应该就是保存图标了。谁也不想因为软件闪退、电脑断电等情况，我们的劳动成果就白白的...

Cadence Allegro PCB设计88问解析(十一) 之 Allegro中文件自动保存时间设置-ChipDebug

Cadence Allegro PCB设计88问解析(十一) 之 Allegro中文件自动保存时间设置-ChipDebug

Cadence Allegro PCB设计88问解析(十一) 之 Allegro中文件自动保存时间设置-ChipDebug

Cadence Allegro PCB设计88问解析(十一) 之 Allegro中文件自动保存时间设置-ChipDebug

评分

等级-LV1-ChipDebug

10个月前发布15次阅读

提问fpga试做与as608通信时的接收错误

当我在设计uart的接收模块时，发现接收完成后，数据会比原来的正确数据包每字节都少1，比如正确应该是8‘h7，但接收到数据时却是8‘h06，这是为什么呢，有大佬进行指导吗？谢谢啦// 波特率生�? ==================================
localparam BAUD_TICKS = ...

评分

XL_易灵思FPGA

等级-LV2-ChipDebug

9个月前发布15次阅读

ERROR: external connection to net…

现象描述：通过屏蔽文件的文件的方式或者修改不现的策略出现的位置不一样，但是同一种报错。目前版本从2023.2升级到2024.2可...

ERROR: external connection to net...-ChipDebug

易灵思(Elitestek)

评分

等级-LV2-ChipDebug

8个月前发布15次阅读

LiteX 定制 SoC 上移植实时系统 (RT-Thread)

__ _ __ _ __ / / (_) /____ | |/_/ / /__/ / __/ -_)> < /____/_/\__/\__/_/|_| Build your hardware, easily! (c) Copyr...

LiteX 定制 SoC 上移植实时系统 (RT-Thread)-ChipDebug

评分

等级-LV2-ChipDebug

3个月前更新15次阅读

allegro精确画圆形边框

1.显示原点位置：
2.class-subclass依次选择Board Geometry-Outline
3.菜单ADD---Circle,右侧option,依次设置如下，如图可设置为...

allegro精确画圆形边框-ChipDebug

allegro精确画圆形边框-ChipDebug

allegro精确画圆形边框-ChipDebug

+1

allegro精确画圆形边框-ChipDebug

评分

等级-LV4-ChipDebug

3个月前更新15次阅读

DA14585墨水屏学习

一、do_min_word
void do_min_work(void) { timer_used_min = app_easy_timer(APP_PERIPHERAL_CTRL_TIMER_DELAY_MINUTES, do_min_work); current_unix_time += time_offset; time_offset = 60; // if (isconnected == 1) // { // GPIO_SetActive(GPIO_LED_POR...

ELink墨水屏电子纸

评分

等级-LV1-ChipDebug

2个月前发布15次阅读

提问这种报错是什么原因啊

这种报错是什么原因啊-ChipDebug

评分

等级-LV1-ChipDebug

8年前发布15次阅读

在LatticeSC / M flexiPCS中，应该使用哪些复位？我什么时候可以使用quad_rst和serdes_rst信号？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

在LatticeSC / M flexiPCS中，是否有信号指示何时收到逗号（K28.5）？

在数据包模式下，没有信号或寄存器在收到逗号时发出信号。但是，在通用8b10b，PCIE和光纤通道模式中，在第一个成功的PCS字对齐到逗号后，数据（控制= 1和D = hBC）将显示在FPGA RX数据上，以及每次后续。收到逗号。。此外，在所有数据包模式中，当接收到足够...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

如果我的多时钟和时钟域传输设计不再符合时序，该怎么办？之前的版本是7.1版及更高版本

在ispLever 7.1发布之前，对于包含从快速时钟到慢速时钟的时钟域交叉传输的设计，TRACE使用目标（慢速）时钟周期作为约束。 TRACE现在使用快速时钟周期作为约束。
这可能会导致更悲观的计算，这可能会导致TRACE报告文件中报告的fMAX减少。
下面的示例显示了fa...

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

LatticeMico32评估板扩展插头的机械尺寸是多少？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

LatticeMico32 System Builder工具是否在Microsoft Windows Vista中运行？

该帖子内容已隐藏，请评论后查看

登录后继续评论

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

如果我不使用设备的掉电功能，使用ISPPA-POWR607的PWRDN输入是否能实现逻辑输入？

I1YPWLDN是双功能PIN，您可以在PAC设计器中选择该功能。如果你不检查“启用pWRDWN特性”箱中“断电”对话，PWLDN/IN1引脚是安全使用作为一个通用的逻辑输入到ISPAC-POWR607的PLD阵列。如果你不想使用PIN，但是，数据表建议你通过10K欧姆电阻把它绑在地上。

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

在Diamond软件中使用版本控制时，如何使用最少的硬盘空间来存档项目文件？

该帖子内容已隐藏，请登录后查看

登录后继续查看

Lattice-莱迪斯

评分

等级-LV1-ChipDebug

8年前发布15次阅读

Why doesn’t the test bench, included in the Basic Demo for the LatticeECP2M PCIe DevKit, simulate properly?

最可能的情况是客户使用旧版本的软件。 PCIe DevKit中的LatticeECP2M Basic Demo测试平台需要ispLEVER版本7.2 Service Pack 1或更高版本。。使用早期版本的软件模拟测试平台会导致端点未完成链接培训，因此不会通过链接发送事务层数据包（TLP）流量。

Lattice-莱迪斯

评分

上一页 1…340 341342343 344…1068 下一页跳转