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等级-LV3-ChipDebug

3年前更新5次阅读

基于 FPGA Avalon总线的TFT LCD 控制器的设计

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FPGA CPLD资料源码分享

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3年前更新3次阅读

芯片架构师需要思考的一些问题

我们认为半导体世界中的许多事情是理所当然的，但如果几十年前做出的某些决定不再可行或最优了，我们应该怎么办？我们看到了一个...

芯片架构师需要思考的一些问题-ChipDebug

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FPGA常见问题

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3年前更新20次阅读

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程

1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。...

全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

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全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程-ChipDebug

FPGA常见问题

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等级-LV3-ChipDebug

9个月前发布45次阅读

开源FPGA通用编程器openFPGALoader

openFPGALoader用于对 FPGA 进行编程的通用实用程序。与主要制造商（Xilinx、Altera/Intel、Lattice、Gowin、Efinix、Anlogic、Cologne Chip）的许多板、电缆和 FPGA 兼容。 openFPGALoader 适用于 Linux、Windows 和 macOS。不确定您的硬件是否受支持？检查...

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7年前发布141次阅读

LATTICE CPLD XO3芯片bank0可以作为7:1LVDS的差分输入吗？还是只能作为输出？

我把一LVDS的差分对放在了BANK0上，一直报错，XO3芯片bank0可以作为7:1LVDS的差分输入吗？还是只能作为输出？

Lattice-莱迪斯

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7年前发布42次阅读

如何在莱迪思FPGA中使用互补输出？

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Lattice-莱迪斯

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7年前发布105次阅读

DDR3内存控制器的CLKP / CLKN输出可以放在LatticeECP3器件的顶部吗？

DDR3（双倍数据速率-3）CLKP / CLKN焊盘使用通用输出DDR功能（ODDR）。建议将CLKP / CLKN输出置于DQ和DQS焊盘所在的同一侧。这是因为顶部焊盘不适用于可以安全地满足LatticeECP3器件DDR3性能要求的高速DDR功能。请注意，DDR3 DQ / DQS焊盘只能位于左侧或右侧...

Lattice-莱迪斯

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7年前发布29次阅读

Lattice ECP3器件具有低功耗族。可以将用于常规器件的比特流编程在低功率器件中吗？

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Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布18次阅读

如何摆脱Aldec Simulator抛出的许可证错误？

Aldec许可证文件通常与ispLEVER许可证结合使用，并通过将LM_LICENSE_FILE设置为许可证文件的位置在环境变量中设置。
但是，在某些情况下，仍可能无法调用该工具，反过来也会生成许可证错误。要解决此问题，除了LM_LICENSE_FILE之外，用户可能还需要引入另一个...

Lattice-莱迪斯

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等级-LV1-ChipDebug

7年前发布46次阅读

特定SiI零件编号的估计年终寿命（YTEOL）是多少？

我们有一个正式的生命周期管理流程，我们用它来每季度审查每个产品。我们的产品分为4个阶段：
A类：较新产品：用于新客户设计和需求的产量
B类：成熟产品：支持现有客户设计和需求的生产量
C类：寿命终止产品：按订单量生产：客户需求大幅减少（订单不可取消/...

Lattice-莱迪斯

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7年前发布18次阅读

在LatticeECP2 / M器件中可以使用多少通用路由信号作为主时钟？

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Lattice-莱迪斯

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等级-LV2-ChipDebug

7年前发布11次阅读

程序员- HW-130：程序员不接受“.BIT”文件格式

描述一般描述：HW-130程序员不支持“.BIT”文件格式。解决方案1995年4月的HW-130用户指南错误地将“.BIT”列为PP.2-3的支持格式之一。事实上，仅支持以下格式：RBT（PROM）MCS（PROM）EXO（PROM）TEK（PROM）PRG（XC7000）JED（XC9500／XL）

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等级-LV2-ChipDebug

7年前发布19次阅读

基础XVHDL：使用CLB锁存器

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等级-LV2-ChipDebug

7年前发布8次阅读

61IMAP -使用映射“-PR B”开关将触发器合并到IOB的规则是什么？

描述一般描述：在什么情况下，当映射到“-PR B”开关将包寄存器装入IOB时，将寄存器移动到IOB？解决方案在以下情况下，当用“-PR B”选项调用MAP时，CLB FF将合并到IOB中：1。FF的“D”引脚必须连接到一个IGBF的输出端，或者“Q”引脚必须连接到一个OBUF或OBU...

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等级-LV2-ChipDebug

7年前发布2次阅读

63i CPLD，CPLDFIT——“警告：CPLD：819或CPLD：823时钟CLK出现在偏移TimeSime中，当前必须明确声明为全局时钟……”

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7年前发布2次阅读

FPGAExpress：为Express项目增加新的库

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7年前发布1次阅读

M1.4映射-无法RLoC TBUFS到第0栏：错误：BASTE：117 – RoLoCo原值…

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等级-LV2-ChipDebug

7年前发布2次阅读

联盟系列1.5的安装和发布文档的页1-3在表1-3、CAE接口CD ROM内容中是误导的。

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7年前发布4次阅读

F1.5 i安装：是否需要先安装F1.5？

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7年前发布1次阅读

基础图：当从当前表创建网表时，宏不更新

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7年前发布1次阅读

2.1I COREGEN，F2.1I基础，NGDBug：未扩展的块错误…因为块上有一个或多个插脚…没有找到

描述关键词：系数、核、ViTEX、乘法器、NGDBug紧迫性：标准一般描述：NGDBug产生与以下类似的未展开错误在处理基础设计时的翻译过程中V1.0核心发生器动态常系数乘法器V1.0可变并行乘法器的Virtex：“文件& lt；MuleMyNo.G.N.Go不能合并成块U1（类型=因为...

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7年前发布5次阅读

XPLAProgrammer-如何为XCR39 60/XCR33 20生成MCS文件？

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等级-LV2-ChipDebug

7年前发布8次阅读

ViTeX配置——如何执行VyTeX读回？

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等级-LV2-ChipDebug

7年前发布5次阅读

4.1IMAP -“错误：BASMM：172 -在CYNPCPCOE上LOC约束171的坏格式。”

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7年前发布7次阅读

4.1i许可证错误报告不正确的许可证语法（“退出代码- 2413”），或不相关的许可文件（“不存在这样的特征”）

描述关键词：FLEXlm，许可证，错误，- 2413，基础Express，FPGA，没有这样的特点紧迫性：标准一般描述：当我尝试启动FPGA Express时，要么发出许可证错误（“退出代码2413”），要么消息报告“没有这样的特征存在”。不管许可证的位置如何，都会发生这种情况...

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7年前发布2次阅读

3。FPGAExpress-我如何实例化和初始化VTEX选择块RAM？

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7年前发布1次阅读

3.3i基础ISE项目进口商-只复制顶级UCF文件。

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等级-LV2-ChipDebug

7年前发布4次阅读

4.1i核心生成器乘法器-“SCLR重写CE”选项不能正常工作

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等级-LV2-ChipDebug

7年前发布7次阅读

MicroBlaze-MicroBlaze支持异常吗？

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7年前发布81次阅读

VLTEX-II -什么是CKK-CLKB时钟到时钟设置时间块RAM（TBCCS）？

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